FPGA設計的基本原則

面積與速度折衷原則

面積和速度是ASIC芯片設計中一對相互制約、影響成本和性能的指標，貫穿FPGA設計的始終。在FPGA設計中，面積是指一個設計消耗的FPGA內 部邏輯資源的數量，可以用消耗的觸發器和查找表的個數或者是等效邏輯門數來衡量；速度是指一個設計在FPGA上穩定運行時所能 達到的最高頻率，由設計時序狀態決定。

關于面積和速度的折衷，應在滿足設計時序和工作頻率要求的前提下，占用最小的芯片面積；或者在所規定 的面積下，使得設計的時序余量最大，能夠在更高的頻率上穩定運行。通常，在資源足夠的情況下，更多是選擇速度的最優，這也是FPGA的 特點。在具體設計中，應根據具體性能指標要求，在保證系統功能和性能的同時，降低資源消耗從而降低功耗和成本。

硬件原則

第二個原則是硬件原則。

首先，要注意FPGA的邏輯設計所采用的硬件描述語言VHDL或Verilog與 軟件語言C和C＋＋有本質區別，在使用硬件描述語言進行設計時，不應片面追求代碼的簡潔。

其次，要采用正確的編碼方法。要對所需實現的硬件電路的結構和相互連接有清晰的理解和構想，然后再用 適當的VHDL語言表達出來。實際上綜合軟件對所寫的代碼在進行推論的時候，得到的硬件結果會因編碼方式的不會而不同，直接影 響硬件的實現。

系統原則

第三個原則是系統原則。FPGA作為硬件系統設計，應該對設計全局進行宏 觀上的合理安排，包括邏輯功能模塊劃分、時鐘域信號的產生和驅動、模塊復用、時序或引腳約束、面積速度折衷等。這些系統上的考慮不僅關系到是否能夠最大程 度地發揮項目成員的協同設計能力，而且直接決定著設計的綜合、實現效果和相關的操作時間。

模塊化設計是系統原則的一個很好體現，它是自頂向下、模塊劃分、分工協作設計思路的集中體現，是大型 復雜系統的推薦設計方法。圖1是模塊化設計的簡單流程。

同步原則

在設計電路時，可以有異步電路和同步電路兩種實現方法。異步電路使用組合邏輯電路實現，沒有統一的時 鐘信號，容易產生毛刺和競爭冒險；同步時序電路使用組合邏輯和觸發器實現電路功能，主要信號和輸出信號都由時鐘驅動觸發器產生，能夠避免毛刺，信號穩定。

·從資源使用方面考慮，推薦使用同步設計。雖然在ASIC設計中同步電路 比異步電路占用的面積大，但是在FPGA中，是以邏輯單元衡量電路面積的，所以同步設計并不比異步設計浪費資源。

·從延遲設計方面考慮，異步電路的延時靠門延時來實現，比較難預測；同步電路使用計數器或觸發器實現 延時。

·同步設計時鐘信號的質量和穩定性決定了同步時序電路的性能，FPGA的 內部有專用的時鐘資源，如全局時鐘布線資源、專用的時鐘管理模塊DUL、PLL等。

·目前商用的FPGA都是面向同步的電路設計而優化的，同步時序電路可以 很好地避免毛刺，提倡在設計中全部使用同步邏輯電路。特別注意，不同的時鐘域的接口需要進行同步。

FPGA設計的技巧

乒乓操作

圖2是乒乓操作流程圖。從圖中可以看出，數據經過兩個緩沖模塊，在向緩沖 模塊1輸入數據的時候，緩沖模塊2的數據會送到下一級進行處理，從外部看數據流沒有停頓。所以乒乓 操作能夠提高處理速度。

實際上，乒乓操作是用一種低速模塊來處理高速數據流，即用兩個緩沖模塊實現了串并轉換，用兩個預處理 模塊并行，利用面積換速度。

串并轉換

串并轉換是FPGA設計的一個重要技巧，是數據流處理的常用手段，也是面 積與速度互換思想的直接體現。串并轉換的實現方法多種多樣，根據數據的排序和數量要求，可以選用以下方式：小的設計用寄存器、數據量比較大的用ROM、 復雜的串并轉換用狀態機，或者直接利用功能模塊來實現。

流水線操作

流水線操作是高速設計中一個經常用到的設計手段。如果某個數據的處理流程分為若干步驟，而且整個數據 處理是“單流向”的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以采用流水線設計方法提高系統的工作頻率。

·流水線設計時，要對時序進行合理安排，每個操作步驟的劃分要合理，仔細考慮各個步驟間的數據流量。

·如果前級操作時間恰好等于后級操作時間，設計最為簡單，前級直接輸出到后級輸入就行了。

·如果前級操作時間大于后級操作時間，后級會經常空閑，可以對前級的數據進行適當緩存，再輸出到后級 的輸入端。