本文主要介紹Xilinx FPGA的配置模式。
2021-01-01 10:12:0021578 ??AXI接口雖然經(jīng)常使用,很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP,可以當(dāng)做AXI的master、pass through和slave,本次內(nèi)容我們看下
2023-07-27 09:19:33633 `FPGA 上電配置時(shí)候IO口會(huì)有一個(gè)短暫的3.3V 10ms 的電平,導(dǎo)致我控制端出現(xiàn)問(wèn)題,我想問(wèn)下如何可以避免這個(gè)電平`
2020-11-23 10:31:40
設(shè)計(jì)、 時(shí)鐘設(shè)計(jì)、乒乓操作設(shè)計(jì)等重要設(shè)計(jì)方法和技巧。6.掌握軟件無(wú)線電設(shè)計(jì)精髓,而且能夠獨(dú)立的利用FPGA開(kāi)發(fā)設(shè)計(jì)高速數(shù)字化無(wú)線通信收發(fā)信機(jī) 。 寬帶中頻帶通采樣軟件無(wú)線電結(jié)構(gòu)軟件無(wú)線電發(fā)射機(jī)中FPGA軟件功能框圖軟件無(wú)線電接收機(jī)中FPGA軟件功能框圖[hide][/hide]
2009-04-18 08:53:11
FPGA上電瞬間IO管腳輸出的高電平怎么消除呢?
2023-04-23 14:48:08
API函數(shù)實(shí)現(xiàn)JTAG to AXI Master的讀寫(xiě)通過(guò)調(diào)用SDK里的API函數(shù),可以實(shí)現(xiàn)通過(guò)JTAG線與FPGA內(nèi)部邏輯通信。即在FPGA內(nèi)部例化SDK里的IP(JTAG轉(zhuǎn)localbus或者
2020-09-27 10:45:13
請(qǐng)教關(guān)于7系列FPGA的供電(1)如果不用GTX和XADC模塊,那么MGTAVTT/MGTAVCC/VCCADC等等電源可以不供電嗎?(2)雖有上電順序說(shuō)法,但是FPGA的各供電可以同時(shí)上電嗎?~謝
2015-05-13 20:57:36
FPGA在軟件無(wú)線電中的應(yīng)用本文結(jié)合各種實(shí)際測(cè)試介紹了羅德與施瓦茨公司的手持式頻譜儀R&S FSH在發(fā)射機(jī)與天饋線測(cè)試、無(wú)線電干擾查處以及電磁兼容診斷測(cè)試中的應(yīng)用。
2012-08-12 11:55:19
FPGA在軟件無(wú)線電中的應(yīng)用是什么
2021-05-06 06:34:38
Artix 7板上編程SPI Flash(N25Q256 3.3v)時(shí),盡管閃存編程成功,但在Artix 7板上電時(shí),FPGA無(wú)法從閃存啟動(dòng)。我必須按下FPGA_PROG_B按鈕&只有
2020-08-12 09:31:34
FPGA程序?qū)懲昃幾g已用94%的資源。下載沒(méi)有問(wèn)題,上電后,有時(shí)正常運(yùn)行,有時(shí)一上電沒(méi)有現(xiàn)象,示波器看管腿的波形也沒(méi)有,懷疑FPGA沒(méi)有工作,有時(shí)epcs4的程序沒(méi)有正確下載。量了FPGA的供電也都正常。到底是什么問(wèn)題呢?
2015-01-08 15:18:37
連接:圖 1開(kāi)發(fā)板上電,在Windows下點(diǎn)擊“開(kāi)始菜單 -> Xilinx Design Tools -> ISE Design Suite 14.7 -> ISE Design
2020-09-25 09:57:45
cyclone fpga jtag突然不能下載程序,測(cè)量了一下電壓,發(fā)現(xiàn)上電后 ,nstatus管教一直是低電平,其他供電正常 ,這是為什么呢?求幫忙解答,謝謝了
2016-09-27 20:40:03
如上,fpga開(kāi)發(fā)版上電后有個(gè)紅色的燈常亮了(正常情況下是閃爍的),現(xiàn)在也連接不上電腦,是板子壞了嗎?有沒(méi)有大神有過(guò)經(jīng)驗(yàn)?求告知。
2023-06-01 14:55:08
板子采用的是master—series模式1.板子之前是好用的(用了有6個(gè)月了);2.目前單獨(dú)配置fpga是成功的,fpga—done這個(gè)管腳在配置成功時(shí)變高;3.單獨(dú)配置prom時(shí)也是成功的(當(dāng)我
2014-11-12 16:04:30
我第一次做FGPA,PCB完全完成,現(xiàn)在是上電FGPA就燒了,但是不知道從什么地方下手,求大神指教,從哪開(kāi)始調(diào)試。
2014-11-11 10:39:18
- 2.5VVCCO_35 - 2.5V連接到I / O bank的一些外部電路在2.5V FPGA電源軌之前上電(這超出了我的控制范圍)。這會(huì)以奇怪的方式導(dǎo)致2.5V FPGA電源軌斜坡,請(qǐng)參考附圖?;?b class="flag-6" style="color: red">上2.5VFPGA
2020-07-30 09:51:29
你好,ADI工程師,我現(xiàn)在想用AD9516-4時(shí)鐘芯片產(chǎn)生一個(gè)200M的時(shí)鐘,給FPGA用。當(dāng)我單獨(dú)測(cè)試AD9516-4時(shí),能夠產(chǎn)生200M時(shí)鐘,并且多次上電依然可以,但是當(dāng)我把fpga及其外圍電路
2018-12-20 14:15:47
學(xué)習(xí)的時(shí)候了解到FPGA的多路供電要求一定的上電斷電順序,目前在搞Altera的Cyclone IV系列的FPGA,主要有內(nèi)部邏輯供電VCCINT,PLL供電VCCD_PLL,IO口供電VCCIO等
2017-05-18 22:36:29
我在 S32K144 MCU 上使用 CSEc 外圍設(shè)備,在配置 MASTER ECU KEY 時(shí)偶爾會(huì)出現(xiàn)錯(cuò)誤(90% 的時(shí)間工作正常):第一次配置 MASTER_ECU_KEY 時(shí),CSEC
2023-03-27 08:53:26
本次發(fā)布 Gowin SPI Master IP 和 Slave 參考設(shè)計(jì)。Gowin SPI Master IP 和 Slave 參考設(shè)計(jì)可在高云官網(wǎng)下載,參考設(shè)計(jì)可用于仿真,實(shí)例化加插用戶設(shè)計(jì)后的總綜合,總布局布線。
2022-10-09 08:01:03
CABLE FOR LIN MASTER TO EVAL
2024-03-14 22:01:39
/Virtex-6/7 Series FPGA PCI Express Block Endpoint模塊,基于該模塊設(shè)計(jì)了PCI Express Endpoint Master DMA.1. Master
2014-08-23 13:15:30
Endpoint模塊,基于該模塊設(shè)計(jì)了PCI Express Endpoint Master DMA.1. Master DMA位于FPGA內(nèi)部,FPGA執(zhí)行DMA操作,主要包括兩大功能DMA Write
2015-06-21 13:38:12
、Erase、Program Page、Read Page、Program Page Cache、Read Page Cache4. 支持上電自動(dòng)壞塊檢測(cè)5. 支持壞塊表動(dòng)態(tài)更新6. 支持壞塊管理(BBM
2012-05-21 09:32:15
1.同樣的板子,用過(guò)好多塊,都沒(méi)有問(wèn)題,就這塊無(wú)法加載,應(yīng)該不是PCB設(shè)計(jì)問(wèn)題。2.我設(shè)計(jì)的是主串加載模式(Master Serial)。硬件上將FPGA的M2~M0直接接到GND上。3.上電以后
2015-08-15 09:20:26
設(shè)計(jì)了PCI Express Endpoint Master DMA.1. Master DMA位于FPGA內(nèi)部,FPGA執(zhí)行DMA操作,主要包括兩大功能DMA Write(FPGA-->內(nèi)存
2014-03-01 18:11:32
包含ETX(或者x86等CPU)以及FPGA,由于一般PCI接口通過(guò)FPGA來(lái)控制實(shí)現(xiàn),所以如果系統(tǒng)上電后FPGA的配置、初始化時(shí)間太長(zhǎng)勢(shì)必影響到板卡CPU對(duì)于PCI總線接口的訪問(wèn),而且大部分情況下系統(tǒng)
2015-01-22 14:41:34
嗨, 我正在開(kāi)發(fā)一種設(shè)計(jì),我們的主板有1個(gè)virtex5 fpga和9個(gè)從屬卡,每個(gè)都有1個(gè)V5 fpga。我想同步所有9個(gè)從卡的操作。我還希望主卡和從卡之間的數(shù)據(jù)傳輸速率為300-400Mbps
2019-01-30 06:52:36
之后最高只能到400M,在全國(guó)電設(shè)里能用上么?從今年的題目來(lái)看,一屆的頻率比一屆要高,以后的題目估計(jì)不會(huì)再出現(xiàn)低頻題目了。我知道FPGA是并行操作,看過(guò)那個(gè)很多人說(shuō),ALTERA的芯片最高時(shí)鐘頻率也只能到200M,在高的話處理效果就不會(huì)很好。我就是 想問(wèn)如果用FPGA的這款 芯片最高可以處理多高頻率的信號(hào)?
2015-09-13 11:25:37
, Virtex-5/Virtex-6/7 Series FPGA Serial RapidIO Block Endpoint模塊,基于該模塊設(shè)計(jì)了Serial RapidIO Endpoint Master
2015-11-11 15:06:39
的問(wèn)題是,我可以在FPGA內(nèi)部使用這個(gè)時(shí)鐘作為FPGA和電路板的主時(shí)鐘嗎?我有一個(gè)應(yīng)用程序,我想在板上盡可能少的部件,我不關(guān)心主時(shí)鐘頻率是什么,只要它是1-50MHz時(shí)鐘。要使用CCLK我必須有一個(gè)PCB
2019-05-07 13:40:54
你好,我可以在LS1043A上做localbus總線和spi master的開(kāi)發(fā)嗎?
2022-01-06 06:30:49
產(chǎn)生的問(wèn)題是在FPGA上電啟動(dòng)時(shí)這部分引腳總是會(huì)快速的閃過(guò)一次高電平才恢復(fù)低電平,請(qǐng)問(wèn)應(yīng)該怎么做才能使避免高電平會(huì)閃一次的這種情況?程序中因?yàn)樾枰獜?fù)位時(shí)保持輸出結(jié)果,所以不能使用復(fù)位信號(hào),關(guān)鍵代碼
2023-04-23 14:53:05
大家好,我們正在設(shè)計(jì)一個(gè)基于kintex-7 FPGA的電路板。該板具有DDR,QDR,BPI,以太網(wǎng),UART等外設(shè)。我們有一個(gè)關(guān)于加電排序的查詢。有沒(méi)有要求外圍IC在FPGA上電之前應(yīng)該上電,反之亦然。感謝致敬Tarang JIndal
2020-07-31 11:32:50
BeRadio,基于FPGA的軟件定義無(wú)線電參考設(shè)計(jì)。 SDR通常是具有在固件和軟件中定義的主要功能(模/解調(diào),濾波等)的無(wú)線電,數(shù)字域
2019-07-04 10:09:20
如何控制FPGA各電源的上電順序呢?請(qǐng)教一下大神
2023-03-27 13:48:32
大家下午好,我計(jì)劃使用主fpga板的IO引腳配置目標(biāo)cpld板,即菊花鏈。我使用主fpga板的IO引腳連接cpld的JTAG頭。如何編程master fpga的IO引腳來(lái)配置目標(biāo)cpld?請(qǐng)發(fā)送與此相關(guān)的任何文件....謝謝問(wèn)候Vimala
2020-03-24 06:43:09
你好,在我們的研究中,我們正在探索FPGA器件上SRAM的上電狀態(tài)的固有隨機(jī)性。因此,我們現(xiàn)在正試圖在啟動(dòng)后從aVirtex-5器件讀出分配的RAM值。但是,根據(jù)“Virtex-5 FPGA配置指南
2020-06-18 09:26:09
最近在用AD7768在做數(shù)據(jù)采集,采用FPGA控制和處理轉(zhuǎn)換后的數(shù)據(jù),但是將FPGA和AD7768端口鏈接后,每次上電AD都會(huì)發(fā)燙 ,斷開(kāi)連線后正常,這是怎么回事
2018-08-06 09:17:15
包含ETX(或者x86等CPU)以及FPGA,由于一般PCI接口通過(guò)FPGA來(lái)控制實(shí)現(xiàn),所以如果系統(tǒng)上電后FPGA的配置、初始化時(shí)間太長(zhǎng)勢(shì)必影響到板卡CPU對(duì)于PCI總線接口的訪問(wèn),而且大部分情況下系統(tǒng)
2015-01-20 17:37:04
大家好,我在更新master上的某些值時(shí)遇到問(wèn)題,我正在使用bluenrg-1我有一個(gè)設(shè)備作為主設(shè)備而另一個(gè)設(shè)備作為從設(shè)備。奴隸有一個(gè)按鈕,我已連接,每次按下從屬按鈕時(shí),調(diào)用函數(shù)
2019-02-20 13:37:54
本人做課設(shè),想用FPGA輸出一個(gè)方波作為時(shí)鐘信號(hào),使用FPGA的是Altera公司的EP1C12Q240I7,配置芯片是EPCS4I8,我用QuartusII下載了程序之后,發(fā)現(xiàn)只有上電和手動(dòng)復(fù)位后
2016-12-08 16:20:03
求助:基于SRAM結(jié)構(gòu)的FPGA上電瞬間電流大小如何去評(píng)估,上電瞬間的電流很大,比正常工作電流大很多,如何去評(píng)估?資料上沒(méi)找到描述,感謝討論
2019-04-18 16:50:00
本帖最后由 Razer 于 2013-10-17 10:11 編輯
FPGA+CY7C68013A,兩個(gè)片子都沒(méi)程序,覺(jué)得在無(wú)程序的情況下上電,插上USB數(shù)據(jù)線,如果線路正確,PC應(yīng)該能反應(yīng)出
2013-10-17 09:52:42
現(xiàn)在的FPGA還嚴(yán)格要求上電時(shí)序嗎?想請(qǐng)教一下大家
2017-09-26 15:39:07
最近在用AD7768在做數(shù)據(jù)采集,采用FPGA控制和處理轉(zhuǎn)換后的數(shù)據(jù),但是將FPGA和AD7768端口鏈接后,每次上電AD都會(huì)發(fā)燙 ,斷開(kāi)連線后正常,這是怎么回事
2023-12-11 07:56:47
目前,大多數(shù)FPGA芯片是基于 SRAM 的結(jié)構(gòu)的, 而 SRAM 單元中的數(shù)據(jù)掉電就會(huì)丟失,因此系統(tǒng)上電后,必須要由配置電路將正確的配置數(shù)據(jù)加載到 SRAM 中,此后 FPGA 才能夠正常的運(yùn)行
2019-07-18 08:10:11
大家好, 誰(shuí)能告訴我Spartan-3AN的FPGA上電和閃存配置之間的時(shí)間間隔?謝謝RGDS以上來(lái)自于谷歌翻譯以下為原文Hi All, Could anyone tell me the Time
2019-06-27 08:15:46
請(qǐng)問(wèn)CPLD/FPGA上電初始時(shí)IO口的狀態(tài)是怎么樣的呢?
2023-04-23 14:26:44
軟件無(wú)線電設(shè)計(jì)中ASIC、FPGA和DSP怎么選?
2021-04-28 06:09:22
概述EasyGo FPGA Solver是EasyGo開(kāi)發(fā)的專門(mén)部署在FPGA 硬件上的解算器軟件。根據(jù)不同的應(yīng)用需求,會(huì)有不同的FPGA Solver 選擇
2022-05-19 09:21:43
The PCA9541 is a 2-to-1 I2C-bus master selector designed for high reliability dual masterI2C-bus
2009-11-11 12:09:4621 Platform Flash In-System Programmable Configuration PROMs
When the FPGA is in Master Serial mode, it generates aconfiguration clock that d
2010-04-15 11:12:2181 dsp fpga 電路 打標(biāo)機(jī)上用的主板
2016-06-27 15:24:087 arduino-esp32-master開(kāi)發(fā)環(huán)境設(shè)置用的庫(kù)
2017-08-07 08:53:1725 基于AMIC產(chǎn)品的工業(yè)通信總線設(shè)計(jì)方案-1.4 EtherCAT Master
2018-08-10 00:45:005541 依據(jù)SPI同步串行接口的通信協(xié)議, 設(shè)計(jì)一個(gè)可配置的、高度靈活的SPI Master 模塊,以滿足正常、異常及強(qiáng)度測(cè)試要求。利用Verilog 語(yǔ)言實(shí)現(xiàn)SPI接口的設(shè)計(jì)原理和編程思想。
2018-11-05 17:42:3810793 基于AMIC產(chǎn)品的工業(yè)通信總線設(shè)計(jì)方案-1.4 EtherCAT Master
2019-05-08 06:16:003647 問(wèn)題是FPGA使用JTAG口能把程序到FPGA,FPGA也能跑得動(dòng),當(dāng)配置模式選擇MASTER SPI時(shí),通過(guò)JTAG口下載也可以下載成功,但是問(wèn)題是重新上電發(fā)現(xiàn)FPGA無(wú)法讀出FLASH的配置文件。
2020-03-15 16:08:002685 在 AMBA 系列之 AXI 總線協(xié)議初探 中,了解到 AXI 總線交互分為 Master / Slave 兩端,而且標(biāo)準(zhǔn)的 AXI 總線支持不同的位寬,既然是總線,那么必須要支持總線互聯(lián),多 Master,多 Slave的場(chǎng)景
2022-02-08 11:44:0212802 使用GA-master的FOPID調(diào)諧器
2021-03-24 10:13:210 PCS7下ASCII模式Modbus Master的實(shí)現(xiàn)說(shuō)明。
2021-04-23 09:38:498 對(duì)FPGA進(jìn)行上板調(diào)試時(shí),使用最多的是SignalTap,但SignalTap主要用來(lái)抓取信號(hào)時(shí)序,當(dāng)需要發(fā)送信號(hào)到FPGA時(shí),Jtag Master可以發(fā)揮很好的作用,可以通過(guò)Jtag Master對(duì)FPGA進(jìn)行讀寫(xiě)測(cè)試
2022-02-16 16:21:361900 ardupilot master程序分享
2022-08-24 09:36:230 Gowin SPI Master 和 Slave IP 用戶指南主要包括功能簡(jiǎn)介、信號(hào)定義、
工作原理、GUI調(diào)用等,旨在幫助用戶快速了解Gowin SPI Master IP和Slave
參考設(shè)計(jì)的特性及使用方法。
2022-09-15 10:13:110 Gowin I2C Master 和 Slave 用戶指南主要包括功能簡(jiǎn)介、信號(hào)定義、工
作原理、實(shí)例化等,旨在幫助用戶快速了解 Gowin I2C Master IP 和 Slave
參考設(shè)計(jì)的特性及使用方法。
2022-09-15 10:07:011 FPGA端實(shí)現(xiàn)SDIO Slave功能 a.FPGA將SDIO Master發(fā)送的2KByte數(shù)據(jù)保存至BRAM。 b.SDIO Master發(fā)起讀數(shù)據(jù)時(shí),FPGA從BRAM讀取2KByte通過(guò)SDIO總線傳輸給SDIO Master。
2022-11-10 12:22:181913 ElasticSearch(下文簡(jiǎn)稱ES)集群中,每一臺(tái)服務(wù)器都有自己的角色,有一部分服務(wù)器可以設(shè)定為候選Master(至少是3臺(tái)),也就是說(shuō)這些服務(wù)器已經(jīng)具備成為Master角色的能力,但是具體誰(shuí)最終成為Master是要通過(guò)選舉才可以。
2023-02-23 09:54:312128 ?AXI接口雖然經(jīng)常使用,很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP,可以當(dāng)做AXI的master、pass through和slave,本次內(nèi)容我們看下AXI VIP當(dāng)作master時(shí)如何使用。
2023-07-27 09:16:13792
評(píng)論
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