PCI Express? (PCIe?) 標(biāo)準(zhǔn)在個人電腦、網(wǎng)絡(luò)和工作站利用中已經(jīng)應(yīng)用了很長時間。由于具有多種優(yōu)點，例如可靠性、低功耗、低延時和從2.5 GT/s至16 GT/s的帶寬擴展能力，這種規(guī)范不斷演進，也成為存儲、云計算、移動和汽車領(lǐng)域的主要設(shè)計規(guī)范。PCI-SIG在2011年11月發(fā)布最新PCIe 4.0 16 GT/s (Gen4) 規(guī)范，但早在兩年前，該機構(gòu)就已經(jīng)積極開始這一工作。PCIe 4.0 Draft 0.7規(guī)范最近向PCI-SIG成員發(fā)布，再次激發(fā)芯片系統(tǒng) (SoC) 設(shè)計師去盡快利用PCIe 4.0 16 GT/s規(guī)范。此后不久，Intel也發(fā)布了作為補充的Physical Interface for PCI Express (PIPE) 4.4規(guī)范。本文介紹設(shè)計師應(yīng)了解這些規(guī)范包含哪些內(nèi)容，以及設(shè)計師目前應(yīng)如何開發(fā)自己的PCIe 4.0設(shè)計。
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要了解Draft 0.7版本的重要性，您有必要了解PCI-SIG規(guī)范的制定過程和PCIe 4.0版本的歷史。PCI-SIG規(guī)范包括5個主要版本/檢查點：

Draft 0.3（概念）：該版本的細(xì)節(jié)較少，僅大致列出總體理念和目標(biāo)。對于PCIe 4.0，這包括16 GT/s信令速率、重復(fù)利用專為PCI 3.0 8 GT/s模式開發(fā)的128/130編碼機制、保持全面的后向兼容性等，并于2014年2月發(fā)布。

Draft 0.5（初稿）：該版本規(guī)定了一整套架構(gòu)要求，而且必須完全滿足0.3版中規(guī)定的目標(biāo)。PCIe 4.0 Draft 0.5規(guī)范于2015年2月發(fā)布。

Draft 0.7（完整初稿）：該版本必須規(guī)定一整套功能要求和方法，而且在該版本以后，可能不向規(guī)范中增加新的功能。在該版本發(fā)布前，電氣規(guī)范必須通過測試硅片進行驗證。對于PCIe 4.0，兩個獨立的實施版本提供給了PCI-SIG工作組成員，一個是Synopsys，另一個是Mellanox。PCIe 4.0 Draft 0.7于2016年11月15日發(fā)布。

Draft 0.9（終稿）：該版本允許PCI-SIG成員公司對知識產(chǎn)權(quán)進行內(nèi)部審查，在該版本后不再允許功能更改。

1.0（最終版）：這是最終的確定性規(guī)范，而且任何更改或增強將分別通過勘誤文檔和工程設(shè)計變更通知 (ECN) 而進行。

過去，新PCIe規(guī)范的最早采用者一般從Draft 0.5開始設(shè)計，因為他們可以充滿信心地圍繞新的帶寬定義而構(gòu)建自己的應(yīng)用邏輯，甚至通常開始開發(fā)新的協(xié)議特性。然而，在Draft 0.5階段，實際PCIe協(xié)議層的實施很有可能發(fā)生變化，因此，與采用來自外部的接口IP的設(shè)計師相比，負(fù)責(zé)在企業(yè)內(nèi)部開發(fā)這些模塊的設(shè)計師可能相對更不愿意開始這項工作。

過去，新PCIe規(guī)范的最早采用者一般從Draft 0.5開始設(shè)計，因為他們可以充滿信心地圍繞新的帶寬定義而構(gòu)建自己的應(yīng)用邏輯，甚至通常開始開發(fā)新的協(xié)議特性。然而，在Draft 0.5階段，實際PCIe協(xié)議層的實施很有可能發(fā)生變化，因此，與采用來自外部的接口IP的設(shè)計師相比，負(fù)責(zé)在企業(yè)內(nèi)部開發(fā)這些模塊的設(shè)計師可能相對更不愿意開始這項工作。

PCI Express 4.0和Draft 0.7有哪些新內(nèi)容？

對于Draft 0.7版本，以前描述的PCI-SIG流程要求不增加新的功能，因此，即使最謹(jǐn)慎的早期采用者也可以立即開始工作。設(shè)計師可以開發(fā)即使最低級的PCIe協(xié)議堆棧，并且相當(dāng)安全地確保規(guī)范的穩(wěn)定性。對于規(guī)范強制要求對實施細(xì)節(jié)做出少量更改，業(yè)內(nèi)始終存在誤解或忽略的風(fēng)險，但這些并不常見，而且一般對設(shè)計的影響較小。PCI-SIG成員可以從 PCI-SIG網(wǎng)站 下載完整的0.7 Draft，以了解全部信息。

從PCIe 8GT/s信令向16GT/s的演進與PCIe 2.5GT/s向5GT/s演進類似– 主要是采用了在鏈路初始化時商定的新速度。然而，與以前的數(shù)據(jù)速率不同，達到PCIe 16GT/s數(shù)據(jù)速率需要兩個階段實現(xiàn)。首先，鏈路通過類似的4相均衡過程達到8GT/s的速率，然后重復(fù)相同的4相過程，同時運行8GT/s速率，以切換到16GT/s速率。這要求在PCIe鏈路狀態(tài)機上采用一些新的弧線，但重復(fù)使用已在PCIe 8GT/s中得到良好驗證的方法。PCIe 8GT/s中的128/130/s編碼模式在PCIe 16GT/s數(shù)據(jù)速率時使用，這樣，設(shè)計師可以重復(fù)使用幾乎所有這種邏輯。當(dāng)然，設(shè)計師需要對主協(xié)議狀態(tài)機進行一些細(xì)微的修改，即鏈路訓(xùn)練與狀態(tài)機 (LTSSM)，以適應(yīng)新的均衡。為了保證在更高速度時順利運行，規(guī)范還規(guī)定了其他一些細(xì)微的信號和測試模式更改，但總體來講，對于熟悉8GT/s操作的設(shè)計師來說，PCIe 4.0 16GT/s鏈路看起來幾乎沒有改動。

在PCIe 4.0規(guī)范制定過程中，需要關(guān)注的一點是，由于目前在信用和未結(jié)交易上的限制，某些具有特定工作負(fù)載的設(shè)備可能無法充分利用16GT/s的數(shù)據(jù)速率。為了解決這個問題，Draft 0.7將PCIe 4.0包頭中的Tagfield從8位擴展到了10位。需要注意的是，新位數(shù)的一種組合被保留，用于檢測錯誤的分層配置，共有768個標(biāo)簽可用。所有實施16GT/s信令的設(shè)備都要求支持接收10位標(biāo)簽，但可以選擇是否根據(jù)需求而生成標(biāo)簽。因此，所有PCIe 4.0 16GT/s設(shè)計師都需要擴展對接收到的標(biāo)簽進行跟蹤的邏輯，以處理更大的標(biāo)簽，但設(shè)計師可以繼續(xù)依靠包頭信用控制他們必須接受的并行請求的總數(shù)。

為了支持更大標(biāo)簽的充分利用，PCIe 4.0規(guī)范為流量控制信用機制定義了一種伸縮模式。比以前需要更多信用的設(shè)備現(xiàn)在可以采用4倍或16倍擴展因子，其中協(xié)議中的每個數(shù)字信用實際分別表示4或16個信用。同樣，所有實施PCIe 4.0 16GT/s的設(shè)備都需要支持4倍或16倍的鏈路合作伙伴擴展，但允許根據(jù)需要使用1倍的自有信用擴展。借助新的擴展因子，PCIe 3.1最多支持的127個包頭信用可擴展到508個（采用4倍擴展）或2032個（采用16倍擴展）– 對每個Posted (PH)、Non-Posted (NPH) 或Completion (CPLH) 信用類型互相獨立。同樣，通過每個Posted (PD)、Non-Posted (NPD) 或Completion (CPLD)信用類型的4倍或16倍擴展，數(shù)據(jù)信用可從PCIe 3.1的2047個(~32KB) 增加到8188個 (~128KB) 或32,752個 (~512KB)。

也許0.7版本引入的最重要一項是“接收器通路裕量”。這一特性采用PCIe系統(tǒng)板上運行的軟件評估PCIe通道的每個通路中存在多少裕量，或者換句話說，指定通路無法可靠傳輸數(shù)據(jù)的可能性有多大。規(guī)定定義了一組寄存器和基本命令集，憑借這些，主機軟件可以命令PCIe通道中的每個接收器移動其取樣時間點（可選擇移動電壓），以大致確定信號眼在接收器上的寬度（可選擇高度）。關(guān)鍵區(qū)別在于，這個特性旨在用作系統(tǒng)診斷/評估工具，用于提供對PCIe通道的概略測量，而不是對接收器進行測量。另外，同樣重要的一個方面是，所有支持PCIe 4.0 16GT/s的設(shè)備都要求支持通路裕量，但通路裕量的運行不要求在16GT/s速率下運行。最后，這個特性在SoC中的實施需要PCIe 4.0 16GT/s控制器和16GT/s PHY的密切配合。

最新PIPE 4.4規(guī)范

好消息是，對于從不同廠商購買PCIe 4.0 16GT/s PHY和控制器的設(shè)計師，Intel已經(jīng)將PCIe 4.0 16GT/s的運行整合到Physical Interface for PCI Express (PIPE) 規(guī)范中，并在4.4版本中提供給公眾使用。新的PCIe 4.0 16GT/s速率通過32位、16位或8位通路數(shù)據(jù)路徑選項而支持，這與以前通過8GT/s速率支持PCIe 2.5GT/s類似。這意味著設(shè)計師要使用每通路32位而應(yīng)對500MHz時達到的時鐘速率，直至使用每通路8位達到2GHz！

早期PIPE規(guī)范用戶熟悉的基本PHY-控制器接口信號在PIPE 4.4中基本沒有變化，但明顯的預(yù)期變化是指出PCIe 4.0 16GT/s以及與上述細(xì)微物理層變化相關(guān)的細(xì)節(jié)。然而，將這個信令擴展到通路裕量機制中則需要在每個方向上有大量新信號，以在PCIe 4.0 16GT/s PHY和控制器之間交換所需要的控制和狀態(tài)信息。通過使用Synopsys工程師最初提出的機制，PIPE規(guī)范目前采用一個通用寄存器類型的接口，在PHY和控制器之間提供控制和通信。這個接口最初僅為PCIe 4.0 16GT/s通路裕量接口而定義，將來可顯著簡化多項PHY特性 – 包括現(xiàn)有的特性，如L1子狀態(tài)控制，以及未來對更高數(shù)據(jù)速率、更復(fù)雜的均衡模式等的控制。

DesignWare IP for PCI Express 4.0 Draft 0.7立即發(fā)布
PCI-SIG規(guī)范制定過程凍結(jié)了Draft 0.7中的功能，因此，現(xiàn)在是開始使用PCIe 4.0 16GT/s接口設(shè)計高性能SoC的最佳時機。PCIe 4.0 Draft 0.7提供了按比例擴展的信用（1倍、4倍或16倍）和更寬的標(biāo)簽（從8位增加到10位），從而改進了鏈路帶寬，以及接收器通路裕量，幫助系統(tǒng)設(shè)計師評估其系統(tǒng)的性能變化允差。Synopsys的DesignWare? IP Solution for PCI Express 4.0支持最新的 Draft 0.7版本，而且現(xiàn)已推出。包含PHY和控制器的完整PCIe IP解決方案通過了硅片驗證，并且支持大量代工廠工藝節(jié)點。