1，高速串口不需要傳時鐘來同步數據流，沒有時鐘周期性的沿變，頻譜不會集中，所以噪聲干擾少很多。以PCIE和SATA為例，時鐘信息通過8b/10b編碼已經集成在數據流里面，數據本身經過加擾，絕對不可能有多于5個0或者5個1的長串（利于時鐘恢復），也絕對不存在周期性（避免頻譜集中）。這樣，通過數據流的沿變可以直接用PLL恢復出時鐘，再用恢復的時鐘采集數據流。這有什么好處？時鐘信號消耗的功耗極多，帶來的噪聲也最大，不傳時鐘可以降低功耗，減少噪聲。

2，所有高速串口都采用差分總線傳輸，外界噪聲同時加載到并行傳輸的兩條差分線上，相減之后可以抵消，對外部噪聲的抵抗能力強。

3，沒有時鐘skew問題，因為它根本就沒有同步時鐘，不存在時鐘和數據流的對齊問題。只需要保證差分信號線是對齊的就行，這是很容易的，因為差分信號線的值總是相反，相關性強，易控制。一根線跳的時候，另一根線經過一個非門的延時馬上會跳，這個非門的延時是很容易補償的。并行總線最大的問題就是多根線傳輸的時候，無法保證所有的沿變都對齊，很有可能傳著傳著某些信號跟不上，落后了一個T，數據就傳錯了。想控制也難，因為各個信號沒有相關性，互相的沿變本身就是獨立的，因為布線不同，很有可能一個跳的早點，另一個跳的晚點，再加上各個傳輸線電阻不同，噪聲不同，傳一會兒就分辨不出來哪個值對應哪個周期。

4，線少，干擾少。并行傳輸，一般32根或者64根，一根線跳變，會給旁邊的線帶來噪聲，頻率越高，這種噪聲越大，很容易導致別的線值被篡改或者無法辨認，所以頻率不可能很高。串行傳輸一般就4根數據線，分成Rx兩根差分線和Tx兩根差分線，差分線總是往相反方向跳，可以抵消各自的跳變噪聲，比如Rx的正極性發生跳變時會產生噪聲，這種噪聲可以被Rx的負極性以相反的跳變直接抵消掉（因為他們是差分信號對），總的噪聲為0，根絕了內部噪聲。綜上，串口傳輸的各種優勢使得其內外噪聲皆免疫，又沒有信號對齊之憂，可以以極高的速率傳輸。比如SATA可以以6Gb的速率傳輸數據流，PCIE可以以8Gb的速率傳輸數據流。這種速率，并行傳輸是根本做不到的，更不要說串行傳輸還能節省大量引腳。

為了提高單根線的傳輸速率，必須要講到我們模擬電路工程師的三大法寶，差分信號（differential signaling），時鐘-數據恢復（Clock-Data Recovery，簡稱CDR），和信道均一化（Channel Equalization，Eq）

差分信號的好處 不外乎抗干擾能力強，引入的噪聲也比較小，雖然必須要兩根線，但速度從幾百M提高到幾G，還是很值得的。

CDR的好處 消滅了skew，減少了時鐘的功耗和噪聲（但多出了CDR電路本身的功耗和噪聲），同時避免了電磁干擾。想想在PCB或者電線上傳一個15G的時鐘，太帶感了，幸虧我們不用做這種事。

信道均一化 相當值得一提，這才是SerDes高速發展的決定性因素，所以我決定花點文字講一下。

一般來說，真實世界中的信道都是低通特性的，到處都是小電容，所謂絕緣體中的分子在高頻情況下吸收電場能量，再加上金屬線中的趨膚效應，所以我們想要的高頻信號走不了多遠就不像樣子了，比如下面某信道的頻率特性（綠線）。

如圖所示，在對應28Gbps的頻點上，信號能量被衰減了30db，電壓幅度只剩3%了；在對應56Gbps的頻點上更慘，65db意味著信號電壓擺幅剩下不到千分之一。在這種信道中，發送端一個完美漂亮的數據眼圖：

到了接收端會變成這樣的一堆垃圾：

什么都辨認不出來對吧。但是，經過我們聰明的工程師們一番努力，均一化開關打開，信號就變成了這樣：

既然有了三大法寶，他們只能用在串口上嗎？

答案很顯然，不是，串口可以用的，我們并口一樣可以用。那為什么并口不用呢？

差分信號這條不用說了，并口的電線本來已經夠多了，數目還要再翻一倍？系統工程師會殺人的。

CDR 意義也不大，反正你并口速度也不高，一堆數據線中順便傳下時鐘，比做接收端做CDR再采樣每一位數據省事多了。

信道均一化屬于屠龍之技，不用差分信號的話也就傳幾百M，本來就沒啥衰減，用這個干啥？還是考慮下各種噪聲串擾的問題吧。

于是答案就呼之欲出了。串口為啥比并口快？是因為串口的特性和應用場景，決定了它更加適合采用一些可以提高單根信道速率的設計方法，這些方法用在并口上并不合適。

從現有的應用看來，需要持續穩定高帶寬的應用，往往使用高速串行接口，一根帶寬不夠再加一根，各種視頻網絡應用，基本如此。而一些歷史遺留速度不高的應用，還有一些需要突發性高帶寬的應用，并口仍然存活，比如很特殊的DDR。雖然XDR/GDDR/HMC/HCM這些新標準都在試圖引入SerDes， 但DRAM行業的特殊性還是讓并口繼續存活著。