Part 01

今天聽了下公司analog designer的介紹課程，有一些LVDS在信號上的觀點非常亮，我做了點筆記，跟大家分享一下。

知識點：

1 LVDS多根bus，導致EMI大，疊加效應。

2 展頻（SSC）可以展寬EMI測試圖的凸起來的 尖峰 。

3 TX振幅縮小可以 減小EMI尖峰幅度 。調整LVDS邊沿slew-rate，變緩。

4 slew調不好，PN錯開，common mode noise會增大。頻率是2倍（出現(xiàn)的周期，非信號帶寬）， rising錯開一次，falling 錯開一次 。

5 LVDS多根bus的每個bit 敲出去的時刻稍微做 偏斜 ，防止在同一時刻TX出去。做每根LVDS phase上的調整，能夠有效降低EMI。

第4個觀點，如果serdes PN完全對稱，應該長下圖那樣。

y_cm是共模電壓。y_dif是差分電壓。

如果PN不對稱，我在y2加了一個相位φ，黑色的y_cm是共模電壓明顯有了起伏。

因為每個碼元有上升沿和下降沿，這個noise出現(xiàn)的頻率將會 變成2倍 。

第5個觀點也非常美妙，LVDS bus根數(shù)太多了，疊加效應導致EMI大，理論上LVDS要對齊每個bus的碼元TX時刻，但是如果每個bit稍微有一點點phase 差異（不影響時序），EMI就會縮小。

Part 02

稍微介紹下LVDS，我也沒有用過也不清楚，只知道有些ADC用，筆記本屏幕用。

LVDS的接口，應當也是serdes，通常會有很多根，時序上是對齊的。

比如這顆ADC接口，D0P/N ~D9P/N，10組差分對，共同傳信號。