1、 在數字和模擬并存的系統中，我看到過有2種處理方法，一個是數字地和模擬地分開，比如在地層，數字地是獨立地一塊，模擬地獨立一塊，單點用銅皮或FB磁珠連接，而電源不分開;另一種是模擬電源和數字電源分開用FB連接，而地是統一地地。請問這兩種方法效果是否一樣？

答：應該說從原理上講是一樣的。因為電源和地對高頻信號是等效的。區分模擬和數字部分的目的是為了抗干擾，主要是數字電路對模擬電路的干擾。但是，分割可能造成信號回流路徑不完整，影響數字信號的信號質量，影響系統EMC質量。因此，無論分割哪個平面，要看這樣作，信號回流路徑是否被增大，回流信號對正常工作信號干擾有多大。現在也有一些混合設計，不分電源和地，在布局時，按照數字部分、模擬部分分開布局布線，避免出現跨區信號。

2、 我的PCB設計中位于多通道12_bitCCD模擬視頻信號采樣電路布局區域內的多個模擬多路器與模擬開關的CMOS驅動信號必須跨越多片ADC下的數字模擬分割，（在不同的位置用幾個0歐姆電阻對數字模擬地短接）此時的信號端接方式：國外樣板采用源端120R，負載端采用1個5K電阻對2或4個TTL兼容的COMS負載對地進行端接，這些走線寬6mil，長4inch左右，領近的敷銅層間距大概在5-8mil之間。這是否與120歐姆源匹配阻抗有出入，而且5K電阻的存在是否還會導致驅動電流的增加，加大數字對模擬部分的干擾，如果當多個receiver間距離較遠如0.8inch時這個5K電阻的位置該如何調整，或是需要改變匹配方式。如果上述匹配方式正確，那么應該怎樣計算并如何看待違反設計規則的跨越分割布線。

答：對跨分割信號，用0歐姆電阻對數字模擬地短接不如信號用平行地線包夾或使用旁路電容更好。源端采用120歐串阻很少見，這個驅動信號是電壓驅動的數字信號嗎？是不是有功率要求才作這種端接處理？如果實在是電壓有效的數字信號，那需要仿真模型仿真來估算匹配的位置和大小。

3、 現代高速PCB設計中，為了保證信號的完整性，常常需要對器件的輸入或輸出端進行端接。請問端接的方式有哪些？采用端接的方式是由什么因素決定的？有什么規則？希望專家對此能給予詳細的答復或告知哪里可以找到解決這些問題的資料。

答：端接（terminal），也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯匹配，終端匹配一般為并聯匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。匹配采用方式一般由BUFFER特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統功耗等。數字電路最關鍵的是時序問題，加匹配的目的是改善信號質量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質量穩定;對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。Mentor ICX產品教材中有關于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對terminal的講述，從電磁波原理上講述匹配對信號完整性的作用，相信在閱讀后，對匹配的理解會更加透徹。

4、 在當今無線通信設備中，射頻部分往往采用小型化的室外單元結構，因而體積結構收到很大限制，因而室外單元的射頻部分，中頻部分，乃至對室外單元進行監控的低頻電路部分往往采用部署在同一PCB上，請問對這樣的PCB在材質上有何要求，如何防止射頻，中頻乃至低頻電路互相之間的干擾，mentor在這方面有無解決方案。

答：混合電路設計是一個很大的問題。很難有一個完美的解決方案。一般射頻電路在系統中都作為一個獨立的單板進行布局布線，甚至會有專門的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分布參數的影響，提高射頻系統的一致性。相對于一般的FR4材質，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數比較小，傳輸線分布電容較小，阻抗高，信號傳輸時延小。在混合電路設計中，雖然射頻，數字電路做在同一塊PCB上，但一般都分成射頻電路區和數字電路區，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。 Mentor的板級系統設計軟件，除了基本的電路設計功能外，還有專門的RF設計模塊。在RF原理圖設計模塊中，提供參數化的器件模型，并且提供和EESOFT等射頻電路分析仿真工具的雙向接口;在RF LAYOUT模塊中，提供專門用于射頻電路布局布線的圖案編輯功能，也有和EESOFT等射頻電路分析仿真工具的雙向接口，對于分析仿真后的結果可以反標回原理圖和PCB。同時，利用Mentor軟件的設計管理功能，可以方便的實現設計復用，設計派生，和協同設計。大大加速混合電路設計進程。手機板是典型的混合電路設計，很多大型手機設計制造商都利用Mentor加安杰倫的eesoft作為設計平臺。

5、 如何更好的避免高頻部分可能對系統造成的影響？比如206M的CPU，100M以上的SDRAM等，在布局、布線中如何處理才能保證50M以上信號的穩定性？

答：高速數字信號布線，關鍵是減小傳輸線對信號質量的影響。因此，100M以上的高速信號布局時要求信號走線盡量短。數字電路中，高速信號是用信號上升延時間來界定的。而且，不同種類的信號（如TTL，GTL，LVTTL），確保信號質量的方法不一樣。

6、 有一個問題請教，在一塊12層PCb板上，有三個電源層2.2v，3.3v，5v，將三個電源各作在一層，沒有問題， 地線該如何處理，是與電源一一對應，還是使用一個層，另外兩個地線層只不過作為結構層而已。

答：一般說來，三個電源分別做在三層，對信號質量比較好。因為不大可能出現信號跨平面層分割現象。跨分割是影響信號質量很關鍵的一個因素，而仿真軟件一般都忽略了它。對于電源層和地層，對高頻信號來說都是等效的。在實際中，除了考慮信號質量外，電源平面耦合（利用相鄰地平面降低電源平面交流阻抗），層疊對稱，都是需要考慮的因素。

7、對于全數字信號的PCB，板上有一個80MHz的鐘源。除了采用絲網（接地）外，為了保證有足夠的驅動能力，還應該采用什么樣的電路進行保護。另外如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響小。

答：1，什么是絲網（接地）？是不是鋪網格銅？2，確保時鐘的驅動能力，不應該通過保護實現，一般采用時鐘驅動芯片。一般擔心時鐘驅動能力，是因為多個時鐘負載造成。采用時鐘驅動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統時序時，要算上時鐘在驅動芯片內時延。3，時鐘信號越短，傳輸線效應越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。

8、同一個芯片，有1個2.8V的數字電源輸入，還有一個2.8V的模擬電源。能不能通過電感把兩者連起來，共用一個LDO。就像數字地和模擬地連接在一起一樣。另：0歐姆的電阻是干什么用的，能不能和電感互換？

答：一般情況下是可以共用LDO的，經典的是pi濾波（不是用電感直接相連）;但如果芯片本身對數字、模擬電源的隔離度要求很高，以致PI濾波不能滿足要求的話則分別由不同的LDO供電。0ohm電阻一般用于冗余或可選設計，類似跳線器的作用，如果不考慮寄生的話是沒有電感的，不能起到濾波作用，因此不能和電感互換。

9、我想知道業界在模數混合信號的設計驗證方面流程。據我理解，設計驗證在設計流程中具有舉足輕重的作用，直接會影響到芯片最終的成敗。設計驗證分為不同的級別，如系統級驗證、電路模塊級驗證、模數混合仿真和最后的物理驗證或者后仿真。設計驗證工程師如何能夠保證系統驗證與最后的版圖級驗證的一致性？之所以這樣問是因為，不同的抽象級別仿真時付出的時間代價是不一樣的，可以說差距是巨大的，系統級抽象級別比較高，系統仿真可以在很短的時間內完成，但是到了版圖級的驗證，幾乎沒有辦法做整個芯片的后仿真。而如果不做整個芯片的后仿真，就無法有效的保證系統仿真與最終芯片實現之間的一致性。我不知道業界比較流行的做法是怎樣的。我想知道的是一種脫離使用工具的通用流程。

答：這是一個非常好的問題，很專業。如你所說，不同的抽象級別仿真時付出的時間代價是不一樣的，有一個甚至幾個數量級的時間差異是很正常的。因為隨著數據量的增加，驗證的計算量是指數增加的。 那么到了芯片后仿真時，特別是針對全芯片時，寄生RC參數的數據量會比原來的器件和結點數量增加很多， 這時候的計算量就多得驚人，即使有很好的硬件設施作支持，一次驗證跑上幾個月甚至更久都是很常見的。 這時候，為了解決這個問題，通常的作法是這樣的： 1、用fast-spice級別的仿真器代替spice級別的仿真器，即以犧牲一點精度換來更大的容量和速度;2、讓Digital的模塊成為真正的Digital. 早期的數模混合整體驗證時，因為驗證工具的局限性，往往是把數字電路的gate-level也當成transistor-level來跑。這樣的好處是流程簡單，工具單一。但是缺點也很明顯。加大了計算量，并且把更多的計算量放在到不是很需要的數字電路部分。（因為數模混合電路往往是數字部分比模擬部分多）即使可以調低一些數字電路部分的精度，那也是很大的資源浪費。現在的趨勢是在提取版圖時，數字部分仍然是提成gate-level，利用真正的數模混合信號仿真器來進行仿真。 3、把模擬部分抽象成高級別的AMS.這個對驗證效率的提升極大。其實很多IP也是利用AMS來進行整體驗證的。

10、我想用模擬電路來解一個4階微分方程用于實時控制，這樣速度比較快。具體就是把MCU計算出的待積分信號通過D/A引入模擬積分器，積分的結果在通過A/D回送入MCU進行控制，不知這樣是否可行，主要考慮精度和干擾方面。如果可行您能否推薦一款積分芯片，還是我自己搭積分電路？如果把整個系統包括加法器，乘法器都設計成模擬芯片是不是可行，有什么要注意的？

答：看起來好象是可行的。也許你可以用MATLAB先試試方案。因為我不了解具體細節，所以沒辦法向你推薦具體的做法。你可以到網上搜搜看有沒有符合你具體要求的積分芯片，如果有的話，還是用現成的吧，自己搭電路太麻煩了，并且不能保證性能。一般來說會認為加法器乘法器用數字電路來實現，如果要整合在一起做一個混合芯片也算是常見。提醒一下，這些工作不太可能由一個人獨立完成。如果想驗證系統可行性，可以考慮先用AMS跑跑仿真吧。
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