(1) 能用低速芯片就不用高速的,高速芯片用在關鍵地方。
(2) 可用串一個電阻的辦法,降低控制電路上、下沿跳變速率。
(3) 盡量為繼電器等提供某種形式的阻尼。
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(4) 使用滿足系統要求的最低頻率時鐘。
(5) 時鐘產生器盡量靠近到用該時鐘的器件。石英晶體振蕩器外殼要接地。
(6) 用地線將時鐘區圈起來,時鐘線盡量短。
(7) I/O驅動電路盡量靠近印刷板邊,讓其盡快離開印刷板。對進入印制板的信號要加濾波,從高噪聲區來的信號也要加濾波,同時用串終端電阻的辦法,減小信號反射。
(8) MCD無用端要接高,或接地,或定義成輸出端,集成電路上該接電源地的端都要接,不要懸空。
(9) 閑置不用的門電路輸入端不要懸空,閑置不用的運放正輸入端接地,負輸入端接輸出端。
(10) 印制板盡量使用45°折線而不用90°折線布線以減小高頻信號對外的發射與耦合。
(11) 印制板按頻率和電流開關特性分區,噪聲組件與非噪聲組件要距離再遠一些。
(12) 單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗,成本能承受的話用多層板以減小電源,地的容生電感。
(13) 時鐘、總線、片選信號要遠離I/O線和接插件。
(14) 模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線,特別是時鐘。
(15) 對A/D類器件,數字部分與模擬部分寧可統一下也不要交叉。
(16) 時鐘線垂直于I/O線比平行I/O線干擾小,時鐘組件引腳遠離I/O電纜。
(17) 組件引腳盡量短,去耦電容引腳盡量短。
(18) 關鍵的線要盡量粗,并在兩邊加上保護地。高速線要短要直。
(19) 對噪聲敏感的線不要與大電流,高速開關線平行。
(20) 石英晶體下面以及對噪聲敏感的器件下面不要走線。
(21) 弱信號電路,低頻電路周圍不要形成電流環路。
(22) 任何信號都不要形成環路,如不可避免,讓環路區盡量小。
(23) 每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。
(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時,外殼要接地。
(25)數字地、模擬地之間用磁珠隔離可防止數字信號對模擬信號的干擾
(26)電源和地要靠近并平行走線,線盡量寬.輸入輸出隔離,盡量減小電源和信號的回路面積!不同的部分采用電源分支,濾波電容要放在前級,晶振外殼最好接地.強電,弱電,數字,模擬,高頻,低頻,要分開,電源等容易發熱的地方要放在板邊器件不要放的太密.各部分電路要盡量靠近放在一起,需要的時候要開隔離槽.等等太多了!
(27)如果讓設計的電路板一點干擾也沒有,那是不可能,只能在允許的范圍內盡量減少干擾,有很多種方法,輸入信號與輸出信號必須有隔離,不能與系統采用共地的方式,數據總線和地址總線上加上拉電阻或接總線驅動芯片,電源端的干擾主要是差模干擾和共模干擾,應在電源輸入與輸出端加扼流電感,在復位端也要加抗干擾措施,復位端受到干擾時,雖不會復位,但會造成特殊功能寄存器器數據改變,導至系統工作失常,方法還有很多,
(28)注意數字地和模擬地不要混,都在電路中單獨走,最后在電源處正確的說應該是電源出來后接的電容那單點共地首先保證在光耦器件的下方不要布線,否則隔離性能會不好.特別是在做脈沖群干擾實驗時,常常會通不過要求等級.
(29)要是有多路光隔設計時,光耦器件的輸入與輸出應有明顯的分界.不要交互在一起.
(30)模擬信號最好不要穿過數字區,因為數字電路本身的噪聲很大,地很臟,而模擬信號本身又很容易受到干擾。再有,考慮布線的阻抗,如果為了減小布線長度而讓模擬信號穿過數字區的話,有點得不償失,我覺得不一定是越短就越好,看你是想要優化哪個電路參數了,對于樓上的過孔盡量少的觀點,我覺得過孔的多少應該由過孔周圍布線情況而定,應該使每條信號線上的噪聲耦合到地線的距離是最短的,也就是說,可能有時候地線是鋪通了,可為了這點,還要人工的加上一些過孔上去。
1.地線單點共地問題
2.各種信號線之間的電磁干擾問題
3.屏蔽地的連接問題
4.元器件的擺放問題
5.合理布局的問題謝謝大家的支持.讓我們共同進步
(31)音頻信號放大電路.在這里就涉及到接地的問題,我認為如果是多級放大的話,前級跟后級的地線不應該連接在同一個地線分支上.應該在不同的地線分之上.這里說的分支是從總地線單獨引出來的,后級比前級電流大很多,如果把他們的地線都連接在一個地線分支上,我想那就對前級有了影響和干擾
(32)做FCC的時候有超標,于是就在高頻的時鐘線上串上電阻,效果比較明顯,也可以對地加電容,但是參數不好確定
編輯:黃飛
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