根據克?；舴蚨桑魏螘r域信號由源到負載的傳輸都必須有一個最低阻抗的路徑。見圖一。圖中I=I′,大小相等，方向相反。圖中I我們稱為信號電流，I′稱為映象電流，而I′所在的層我們稱為映象平面層。如果信號電流下方是電源層（POWER），此時的映象電流回路是通過電容耦合所達到的。見圖二。

根據法拉第電磁感應定律。

可以得出當A越大時，E值越大。見圖三

根據以上兩個定律，我們得出在多層印制板分層及堆疊中應遵徇以下基本原則；

①?? 電源平面應盡量靠近接地平面，并應在接地平面之下。

②?? 布線層應安排與映象平面層相鄰。

③?? 電源與地層阻抗最低。其中電源阻抗Z0=其中D為電源平面同地平面之間的間距。W為平面之間的面積。

④?? 在中間層形成帶狀線，表面形成微帶線。兩者特性不同。

重要信號線應緊臨地層。

①? 六層板

表二

在背板設計中推薦D種情況，在六層板中，它的EMI性能最優。

②? 八層板

表三

八層板，如果是5個信號層，以D種情況為最好。在這種情況中，S1，S2，S3都是比較好的布線層。同時電源平面阻抗也比較低。如果是4個信號層，以表三中E種情況為最好。每個信號層都是良好布線層。在這幾種情況中，相鄰信號層應布線。

③? 十層板

表四

十層板中C、D一般用于背板。其中D種情況對EMC的屏蔽作用要好于C。不足之處是在于兩信號層相接，在布線上要注意。

總之，PCB的分層及疊層是一個比較復雜的事情。有多方面的因素要考慮。

2?????????高速背板的布線

高速信號的布線主要是考慮信號的完整性，即延遲、反射、串擾、同步切換噪聲(SSN)和電磁兼容性(EMI)。

2.1? 時鐘信號線

時鐘信號線既要考慮信號完整性問題，又要考慮EMI問題。它的處理對高速背板性能的優劣。

時鐘信號線在背板中一般走在內層，最好夾在兩個平面層之間進行走線，走線的阻抗須進行控制，在不同層切換時保證阻抗的一致性，以防信號反射對時鐘的影響。

信號線之間，信號線與其它線的線距最少滿足3W原則，可以有效預防由時鐘線引起的串擾，信號線之間若有同步時序要求，布線設計時應等長，防止走線的延遲對同步時序的影響。

2.2? 高速數據信號線

?? 高速信號線主要考慮信號完整性問題，即阻抗控制、反射、串擾等因素。

?高速信號線在背板中一般走在內層，并與地平面層相臨之間進行走線，走線的阻抗須進行控制，在不同層切換時保證阻抗的一致性，以防阻抗失配引起信號反射，對數據線形成過沖及振鈴，影響數據的可靠性。

高速信號線與其它線的線距最少滿足2W原則，布線條件較寬裕的應滿足3W原則，這樣可以有效預防由數據線相互的串擾，保證數據的可靠性。并行數據信號線之間要滿足同步時序要求，布線設計時應完全等長，防止走線的延遲對數據線同步時序的影響。

2.3? LVDS布線

邊沿速率（Edge Rate）：對于Multi-Point方式的背板總線結構通常使用NESA（North East SystemsAssociates，Inc）公司的TDR（Time Domain Reflectometry）分析法來描述信號的邊沿速率（EdgeRate）的影響。信號的躍變時間（上升和下降時間）對于傳輸線的計算是一個很重要的指標，需要注意的是當信號的邊沿速率（EdgeRate）小于300ps時，Multi-Point和Multi-Drop方式的總線結構是不能使用的。

Stub長度：Stub長度對背板總線的影響一般也是用NESA公司提出的TDR和TDT（Time Domain Transmission）”Passive Signal Integrity”方法來衡量。一般的結論是Stub長度越長，線路上的阻抗不連續性越嚴重，線路上的阻抗不連續性越嚴重，在信號的上升沿和下降沿的阻尼振蕩的幅度越大。因此單板上的Stub長度越短，對背板總線的影響就越小。

接口器件的放置：為了減少Stub長度對背板上的傳輸線的影響，應當盡量縮短Stub長度。因此在單板的布局時，應當首先決定接口器件的位置，以保證有最短的Stub長度。要把總線收發器（Multi-Point方式）或接收器（Multi-Drop方式）放置在連接器的附近，而且越近越好，最好采用雙面放置，以減少Stub長度。

差分阻抗：BLVDS要求在一對差分線之間要有100歐姆的差分阻抗。兩對差分線間如果能保證有20mil的間距，彼此之間的共模和差模干擾就可以忽略不計。一對差分線之間的距離越近，其對外的輻射干擾就越少，外部對這對差分線的干擾反映在接收端的差模分量就越少，共模分量就越大，這對于接收器顯然是有好處的。如果用W表示走線的寬度，d表示層間電解質的厚度，l表示一對差分線之間的距離，L表示差分線對之間的距離。那么，線寬W越寬，PCB板的特性阻抗越容易加工的準確，背板上的線寬一般選擇12mil；層間電解質的厚度d一般不能選的太小，d值越小，特性阻抗就越低，背板上信號層之間或信號層與地線層之間的電解質厚度不能小于13mil:一對差分線信號內相互之間的間距l的選擇至少要大于d，一般當d選擇13mil時，l至少要大于18mil；差分線對之間的間距L的選擇一般要大于兩倍的l值。

總線的終止：對于Multi-Point方式的總線，其兩端都要有一個匹配電阻。對于Multi-Drop方式的總線，要根據驅動器的位置不同用一個或兩個匹配電阻。電阻的阻值應當與線路加載后的有效阻抗相一致。一般的原則是匹配電阻要選的比實際的有效電阻大一些，而不要小于實際的有效電阻，這樣做的原因是選的大一些只能帶來反射方面的不利因素，選的小了還會造成信號的幅度變小的弊病。

Stub的終止：在靠近連接器管腳處的LVDS差分信號線對的每根信號線上串聯一個15到30歐姆的電阻，如圖 1所示，對邊沿速率（Edge Rate）能起到濾波的作用，這能有效地抑制Stub和邊沿速率（Edge Rate）造成的阻尼振蕩，也可以在差分接收器的兩個輸入端跨接一個小的電容來實現，但是電容的大小很難掌握，一般多用電阻來實現，而且這種做法只適用于Multi-Drop方式的連線。如果你處理的是邊沿速率很快的并且Stub長度較長的Multi-Drop方式的連線，這種串接電阻的方法很有效。

連接器及其管腳分配：連接器的選擇是根據不同的應用而定的，一般考慮的因素有信號管腳的的數目、機械尺寸要求、電氣性能要求、管腳排列要求等。一般來講，連接器每排的管腳數越少越好。并且對于多數連接器，一對差分信號應當盡量放置在一排內，以保證具有相同的走線長度。其它的TTL/CMOS信號應當與LVDS信號隔開，以避免相互的輻射干擾。對于電源與地線應當采用特殊針長的引腳，以保證上電順序。通常上電的順序是地線、電源線、I/O線。下電順序正好相反，是I/O線、電源線、地線。

線對的平衡：當差分線對之間不平衡時，就會引入共模噪聲?？刂乒材Ｔ肼暤淖詈梅椒ㄊ鞘共罘志€對的兩根線盡量在長度上相等、再走線方式上一致、兩根線之間的間距盡量保持一致，從而使兩根線之間處于平衡狀態。另外，一對差分線中的兩根信號線之間的長度不同時，除了會造成skew外，還會在接收端造成抖動，這兩點都是要時時注意的。還有一點要注意的是，一個信號線的總長度要盡量避免等于信號波長四分之一的整數倍的情況。

2.4? 基于信號完整性分析的PCB設計方法

??? 高速背板布線推薦采用基于信號完整性分析的PCB設計方法，它的設計流程如下：

在PCB板設計之前，首先建立高速數字信號傳輸的信號完整性模型。

根據SI模型對信號完整性問題進行一系列的預分析，根據仿真計算的結果選擇合適的元器件類型、參數和電路拓撲結構，作為電路設計的依據。? ?

在電路的設計過程中，將設計方案送交SI模型進行信號完整性分析，并綜合元器件和PCB板參數的公差范圍、PCB版圖設計中可能的拓撲結構和參數變化等因素，計算分析設計方案的解空間。

在電路設計完成后，各高速數字信號應該都具有一個連續的、可實現的解空間。即當PCB及元器件參數在一定的范圍內變化、元器件在PCB板上的布局以及信號線在PCB板上的布線方式具有一定的靈活性的情況下，仍然能夠保證對信號完整性的要求。

PCB版圖設計開始之前，將獲得的各信號解空間的邊界值作為版圖設計的約束條件，以此作為PCB版圖布局、布線的設計依據。

在PCB版圖設計過程中，將部分完成或全部完成的設計送回SI模型進行設計后的信號完整性分析，以確認實際的版圖設計是否符合預計的信號完整性要求。若仿真結果不能滿足要求，則需修改版圖設計甚至電路設計，這樣可以降低因設計不當而導致產品失敗的風險。? ?

在PCB設計完成后，就可以進行PCB板制作。PCB板制造參數的公差范圍應在信號完整性分析的解空間的范圍之內。

當PCB板制造好后，再用儀器進行測量調試，以驗證SI模型及SI分析的正確性，并以此作為修正模型的依據。

在SI模型以及分析方法正確的基礎上，通常PCB板不需要或只需要很少的重復修改設計及制作就能夠最終定稿，從而可以縮短產品開發周期，降低開發成本。?

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2.5高速背板布局及材料

高速背板布局時應遵循“模擬、數字區域分開”，“高速、中速、低速區域分開”的布局原則，防止模數干擾及信號之間的串擾。接插件的豎排針上應多定義地，即可給信號最短路徑回流，又可防止信號的串擾。背板上對模擬地、數字地的處理一般遵循“分區不分割”的原則，模擬信號、數字信號分別在相應區域布線，無聯系的信號線不跨區布線。

高速背板根據信號實際的帶寬，須采用符合要求的高速連接件，如MOLEX公司的VHDM系列接插件，可滿足3.125G以上要求。接插件須考慮降額設計。

審核編輯：黃飛

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