大容量存儲器集成電路的測試系統是科技型中小企業技術創新基金項目,是根據大容量存儲器集成電路SDRAM、DDR SDRAM和：flash RAM的發展趨勢而研究開發的測試系統。方案的主要內容為測試方法和測試程序研究開發,其次是測試板、適配器及生產性測試設備的研制和設備結構制作和調試等。特點是基于大容量存儲器集成電路的結構,采用全新的測試技術理論和較通用的測試設備,實現實驗室精確測試和生產中大批量芯片中測及成品測試。目前對高兆位存儲器電路能大批量測試的設備非常昂貴,低價的專用存儲器電路測試儀又不能滿足測試的可靠性和通用性要求,因此該項目將大大提高國內存儲器電路的生產能力,降低產品成本,提高存儲器電路的可利用率,有顯著的經濟效益和社會效益。

　　1 測試系統的基本原理

　　根據大容量存儲器電路的技術特點,不論EEPROM、DRAM、SDRAM、FLASRAM等,都有快速塊(BANK)、頁(PAGE)、單個單元和連續多個單元這4種不同的讀和寫方式。本系統充分利用不同的讀和寫方式進行測試,首先以頁面方式測試存儲單元讀和寫的正確性,再以塊方式測試連續寫入固定數據的準確性,然后連續多個單元方式寫入變化數據的穩定性,最后測試在單個單元寫連續循環變化下數據的可靠性,按這樣順序運行4種不同的測試模塊,能非常準確地對存儲器電路的各種狀態進行分析測試,對大容量存儲器電路SDRAM和flash RAM的測試項目以及存儲單元的可測試度為100%,系統定時精度±500 ps,完全滿足SDRAM和flash的產品指標要求。本項目的技術攻關難題在于大容量存儲器集成電路測試方法的創新和相應測試設備的研制,它具有5項關鍵技術特點。

　　1.1 采用矢量技術“V2MTM”,測試大容量存儲器

　　由于存儲器電路容量的不斷增大,測試仿真能力的增強使測試矢量的數量大大增加,用傳統的中小測試設備是無法做到的,即使一般大型的測試設備,也只尋求復雜的頁面式方案進行線性測試,這是造成測試時間隨著容量的增大而加長、成本增高的主要原因。采用虛擬矢量存儲器測試技術可以提供高達4096個測試矢量,以滿足容量100兆以上,數據速率亞納秒的大容量存儲器電路的測試要求。整個測試過程基于矢量技術,實現同時多點多電路測試,使時間和成本基本上保持不變。

　　如為128兆容量存儲器電路,頁面容量為32K,則該電路具有2048個頁面。測試設備將提供2048個測試矢量,實現同時對2048點的測試,使測試時間比線性測試大大縮短。

　　1.2 采用變址掃描重讀技術

　　掃描測試技術,主要針對存儲器電路對電平比較敏感的問題而設計。掃描途徑：邊界存取掃描、頁面存取掃描、單元存取掃描,充分利用存儲器電路行列復用的結構特點,使存儲器任何管腳都可作為掃描管腳而得以測性,提高了可測性和測試準確性。

　　存儲器電路對電平比較敏感,會給出錯誤測試結果。假設A1內部開路,讀寫時A1將感應為高電平或低電平之一。如感應為低電平即A1=0,試圖對10的單元任何讀寫,由于A1內部開路感應為A1=O,實際只是對OO的單元讀寫,表面上對10單元讀寫測試結果正確,實際只是OO單元讀寫測試結果正確,因而給出錯誤結果。 通過變址掃描重讀技術即可解決此問題。為了提高測試速度,在邊界區域選取256B或更大容量。假設對應8位地址,先對00000000單元到11111111單元寫入不同的數據,如分別寫入00H,01H,02H…255。讀出時AO,A2,A3,A4,A5,A6,A7固定為0,改變A1地址：

　　如地址均可靠,00000000單元將寫入00H,00000010單元將寫入02H,00000000單元讀出時DATA=http:///00H;A1變址為1,00000010單元讀出時DATA=02H

　　如A1內部開路感應為低電平即A1=O,00H寫入00000000單元,寫00000010單元時由于A1=O,02H將寫入00000000單元覆蓋00H。00000000單元讀出時DATA=http:///02H,A1變址為1,00000010單元讀出時DATA=02H,數據相同,即可判定變址管腳A1錯誤。逐一變址每一地址,由讀出時數據是否相同,來判定所有變址管腳的可測性和測試準確性。

　　1.3 實時數據分析技術

　　系統主機通過邏輯分析功能,能迅速將被測器件的錯誤分離出來并顯示有關數據,也能在某個指定矢量上,在故障時停下來或保存起來,做邏輯統計分析,快速、準確地顯示存儲單元的狀態,對測試電路作出級別分類顯示,提高存儲器電路的可用性。

　　對于大容量存儲器電路,很難保證整個電路正確性。往往由于少部分單元的損壞而廢棄整個電路。為了使電路得以充分利用,可將電路作出分級別處理。如為128兆容量存儲器電路,當損壞單元部分集中在電路的高半部時,通過下拉最高位地址選中低半部,或損壞單元部分集中在電路的低半部時,通過上拉最高位地址選中高半部,即可作為64兆容量存儲器電路來使用。通過調整地址結構,還可繼續細分為32/1618/412兆容量的存儲器電路來使用。

　　1.4 CHIP SET初始化技術和多CPU技術

　　系統的測試控制終端的設計采用CHIP GROUP(芯片組合)技術,具有一個主CPU(上位機)和多個測試CPU(下位機),系統軟件對控制終端進行初始化設計,根據存儲器電路的測試特定,開發設計了新的BIOS系統程序,包括設計全局變量描述符GDT的結構、局部變量描述符IDT的結構、全局變量描述符表GDT-TABLE向量、代碼段CODE-DES向量、數據段DATA-DES向量、存儲選擇MEMORY-SEL向量、測試段TEST-DES向量,定義全局變量描述符寄存器GDT-R、局部變量描述符寄存器IDT-R等。這樣,對控制終端的BIOS進行重新設計,使終端直接對待測存儲器進行測試。而測試的容量由軟件控制,針對不同芯片源和不同容量,具有多種選擇。測試時只需設定要測試的存儲器的類別、容量、測試開始矢量及結束矢量,就可以使測試系統按要求對存儲器進行自定測試。通過對CHIPSET的初始化,定義了各種內參數、變量和向量,令主CPU只執行對各個測試CPU的管理和測試結果的數據邏輯分析,以滿足存儲器電路測試的要求。

　　1.5 測試程序模塊化技術

　　系統采用四種不同的測試程序模塊對存儲器電路進行測試,以不同的讀寫方式測試存儲單元的準確性和可靠性。

　　(1)Page-WR-RD讀功能模塊,測試存儲器電路讀寫的正確性。

　　(2)FAST-WR-RD功能模塊,測試存儲器電路連續寫入固定數據的準確性。

　　(3)MODIFY-WR-RD模塊,測試存儲器電路在連續寫變化的數據時的準確性。

　　(4)MOVE-WR-RD功能模塊,測試存儲器電路在快速寫連續循環變化的數據的準確性。

　　存儲器電路測試系統采用計算機作為控制終端,采用虛擬矢量技術、變址掃描技術,實時數據分析技術,CHIP SET技術和設計計算機CHIP SET的初始化配置,時序控制技術,開發測試存儲器電路應用程序,并配備相應的機械手和探針臺接口,實現大容量存儲器電路的測試。