l 引 言

　　在科研、生產和人們的日常生活中，模擬量的測量和控制是很常見的。為了對溫度、壓力、流量、速度、位移等物理量進行測量和控制，通過傳感器把上述物理量轉換成能模擬物理量的電信號，即模擬電信號，將模擬電信號經過處理并轉換成計算機能識別的數字量，送入計算機，這就是數據采集。

　　數據采集的主要問題是采集速度和精度。采集速度主要與采樣頻率、A／D轉換速度等因素有關，采集精度主要與A／D轉換器的位數有關。高速數據采集系統(tǒng)的設計需要解決系統(tǒng)在速度、精度、數據存儲等方面的矛盾。

　　2 數據采集系統(tǒng)的結構

　　本文介紹的數據采集系統(tǒng)采用Samsung公司的S3C2410微處理器。數據采集系統(tǒng)按照功能可分為以下幾個部分：模擬信號調理電路，模數轉換器，數據采集和存儲，時鐘電路和系統(tǒng)時序及邏輯電路，如圖1所示。

　　圖1 數據采集系統(tǒng)結構圖

　　3 數據采集系統(tǒng)關鍵技術分析

　　3．1 系統(tǒng)時鐘電路設計

　　時鐘信號的穩(wěn)定性決定了采樣系統(tǒng)的性能。相位噪聲和相位抖動是反映時鐘穩(wěn)定性的的兩個主要指標。其中相位噪聲描述時鐘信號的頻譜純度，相位抖動直接影響時鐘的過零點。通常高速的AD采樣系統(tǒng)采用三種時鐘源：鎖相環(huán)、晶振、模擬混頻器。由于鎖相環(huán)一旦失去基準頻率，輸出頻率會立刻跳回振蕩器本身的頻率，此外當進行頻率調整的時候，輸出頻率會產生抖動，頻差越大，抖動會越大，不利與高速AD采樣系統(tǒng)。模擬混頻器速度慢，只適合在低頻的條件下工作。因此，在高速電路的設計中，一般選擇高頻晶振作為時鐘源。

　　在高速AD采樣系統(tǒng)中，取樣時鐘的穩(wěn)定性與信噪比的性能密切相關。任何時鐘信號噪聲及時鐘信號相位抖動都會影響采樣系統(tǒng)的精度，時鐘信號相位抖動對模數轉換信噪比（SNR）的影響，可通過公式計算：

　　其中：fs為采樣時鐘頻率，N為模數轉換器位數，△clk為時鐘信號相位抖動量。

　　3．2 模數轉換器的選擇

　　ADC的選擇除了要考慮數據輸出電平，接口方式，控制時序，參考源，帶寬等因素外，最重要的是根據設計需求計算動態(tài)指標：信噪比，采樣率，滿度范圍等，從而可以得到ADC的位數、最高時鐘頻率、模擬輸入范圍等參數，既可選擇所需要的ADC。本設計根據要求：采樣頻率20 MHz，實時采樣20 Msps，轉換位數12位，選擇了美國AD公司的AD9224芯片。

　　3．3 模擬信號調理電路設計

　　被采樣的信號經過模擬信號調理電路的低噪聲放大，濾波等預處理后，進入輸入通道。由于高速數據采集系統(tǒng)的輸入信號多為高頻信號，需要進行阻抗匹配和前置放大。因此可以選擇高速低噪聲信號前置放大器和信號變壓器。

　　信號前置放大器的優(yōu)勢是放大系數可變，信號輸入的動態(tài)范圍大，還可以配置成有源濾波器，但是放大器的最高工作頻率和工作帶寬必須滿足系統(tǒng)的需要，以避免信號失真。

　　信號變壓器的性能指標要優(yōu)于信號放大器，而且信號失真小。但是信號變壓器的信號放大系數固定，輸入信號的幅度受到限制。

　　3．4 硬雙緩沖實現連續(xù)采集存儲

　　在高速的數據采集過程中，要求數據存儲和S3C2410讀數據同時進行，在相關文獻中提出了一種基于軟件系統(tǒng)雙緩沖模式的存儲技術，但是經過分析發(fā)現其在解決連續(xù)存儲和讀數的同時也降低了微處理器的性能。在本設計中提出的基于硬件的雙緩沖模式可以很好地解決這個矛盾，其工作原理如圖2所示。

　　圖中序號1～6代表工作流程，采集數據經CPLD控制首先由FIFO寫入存儲器1，當存儲器1數據寫滿后，產生硬件中斷信號，該信號有兩個作用：通知微處理器系統(tǒng)數據已經準備好，由微處理器從存儲器1取回數據放入緩沖區(qū)；通知CPLD控制邏輯關閉FIFO與存儲器1之間的數據通道，同時開啟FIFO與存儲器2之間的數據通道，后續(xù)數據得以連續(xù)無間斷的存入存儲器1。此時，存儲器1的數據正被微控制器讀出，當存儲器2數據就緒后，同樣產生硬件中斷信號。如此交替循環(huán)就可以實現采集數據長時間連續(xù)無斷點存儲。