概述

2016年11月，SIGLENT發布了新一代入門級示波器SDS1000X-E，它的最高帶寬為200 MHz，采樣率 1 GSa/s，標配存儲深度14 M點；值得一提的是，SIGLENT將之前只在其中高端系列示波器上采用的SPO超級熒光數字示波器技術，集成到了這款入門級產品中，使其具備了靈敏度高、觸發抖動小的數字觸發系統，高達40萬幀/秒的波形捕獲率和256級輝度等級顯示； 同時SDS1000X-E還支持豐富的數據采集和處理功能，包括智能觸發、串行總線觸發和解碼、歷史模式（History）和順序模式 （Sequence）、豐富的測量和數學運算、高達1M點的FFT等等，重新定義了入門級示波器。

?

能夠將一些中、高端數字示波器才具有的指標和功能體現到入門級示波器中，得益于SIGLENT在SDS1000X-E中使用了Xilinx的Zynq-7000 SoC作為核心處理芯片。

圖 1 SDS1000X-E中集成了Zynq-7000

SDS1000X-E中采用的XC7Z020 SoC芯片，具有雙核ARM Cortex-A9處理器（PS）+基于Artix-7架構的FPGA（PL），其中處理器部分支持的最高主頻為866 MHz， FPGA部分則包含85k邏輯單元、4.9 Mb Block RAM和220個DSP Slice，并提供對常用外部存儲器如DDR2/DDR3的支持，非常契合數字示波器中對數據進行采集、存儲和數字信號

處理的需求。同時，Zynq-7000的PS（處理器系統）和PL（可編程邏輯）部分之間通過AXI高速總線互連，可以有效解決傳統數字存儲示波器中CPU與FPGA間數據傳輸的帶寬瓶頸問題，有利于降低數字示波器的死區時間，提高波形捕獲率。用單片SoC芯片替代傳統的CPU+FPGA的分立方案，也可以減少硬件布板面積，有利于將高性能處理系統向緊湊型的入門級示波器中集成。

數據采集與存儲

圖 2 用Zynq-7000構架的SPO引擎

SDS1000X-E中采用的高速模-數轉換（ADC）芯片，其數據接口為LVDS差分對形式，每對LVDS的速率為1 Gbps。采用的Zynq-7000芯片，其可編程IO的LVDS最高速率可達1.25 Gbps，可以保證穩定可靠地接收ADC采樣到的數據。

同時，FPGA接收到的高速ADC數據需要實時地寫入到存儲器中，以8-bit，1 GSa/s的ADC為例，其輸出數據的吞吐率為1 GByte/s。Zynq-7000支持常用的DDR2、DDR3等低成本存儲器，最高DDR3接口速率可達1066 MT/s，因此，使用單片DDR3即可滿足實時存儲上述ADC輸出數據的要求。而且，Zynq-7000支持PL共享PS的存儲器，只要給PS部分預留足夠的存儲器帶寬，剩余帶寬用于存儲ADC數據，無須在PL部分再外掛存儲器，降低了成本。

更為重要的是，基于Zynq-7000中豐富的可編程邏輯資源（XC7Z020中為85k等效邏輯單元），SDS1000X-E集成高靈敏度、低抖動、零溫漂的數字觸發系統，使得其觸發更為準確；各種智能觸發功能如斜率、脈寬、視頻、超時、欠幅、碼型等，能幫助用戶更精確地隔離出感興趣的波形；總線協議觸發甚至能直接用符合條件的總線事件（如I2C總線的起始位，或UART的特定數據）作為觸發條件，極大地方便調試。

模擬觸發 ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 數字觸發

圖 3 模擬觸發系統與數字觸發系統的觸發抖動對比

數據交互

隨著數字示波器設計復雜性的增加和處理器處理能力的提升，總線結構日益成為系統性能的瓶頸。傳統的入門級數字示波器，采用低成本的嵌入式處理器作為控制和處理核心，采用低成本的FPGA實現數據采集和存儲，二者之間通過并行的本地總線互連，處理器作為主設備，FPGA作為從設備；總線上同時還連接其他處理器外設，如FLASH、USB控制器等，如圖 4所示。

圖 4 傳統架構的嵌入式處理器與FPGA互連

這種互連方式的最大問題是數據吞吐率低，一是因為本地總線一般是異步總線，理想的情況下一個讀/寫訪問最少需要3個周期（1個setup周期，1個access周期和1個hold周期）。以16-bit位寬，外部總線頻率100 MHz的本地總線為例，其理想的最高總線訪問

吞吐率為66 MB/s；二是因為讀、寫操作共用一套地址、數據總線，屬于半雙工操作；三是多個從設備會競爭總線，從而降低每個從設備的有效數據吞吐率。以1 GSa/s采樣率的數字示波器為例，其采樣10 M點的時間僅為10 ms，但用于傳輸10 M點的時間（以理想的66 MB/s總線吞吐率為例）至少要150 ms，是數據采樣時間的15倍。換一種說法，即使不考慮數據處理的時間，死區時間也達到了15/16 = 93.75%。

SDS1000X-E采用Zynq SoC架構，處理器（PS）和FPGA（PL）之間采用高速AXI總線互連，可以有效地解決二者間數據傳輸的帶寬瓶頸問題，大大提高數據吞吐率，降低示波器的死區時間。Zynq-7000中采用的4個AXI-HP端口，每個端口支持最大64-bit位寬，最高250 MHz時鐘頻率；同時讀、寫通道分開，可執行全雙工操作；PS和PL之間屬于點到點傳輸，不存在與其它設備的總線競爭。使用單個HP端口傳輸數據，其吞吐率都可以輕易達到雙向各1 GB/s的速度，4個端口總共可達到的讀、寫速率一共超過8 GB/s，遠遠大于本地總線的傳輸速率。

圖 5 Zynq SoC中處理器與可編程邏輯的互連

數字信號處理

SDS1000X-E中配備了很多實用性高、性能強大的數字信號處理功能，如支持1 M點運算的FFT、增強分辨率（Eres）、14 M 全采樣點的串行協議解碼、14 M 全采樣點的多種測量以及數學運算等，大大提高了入門級數字示波器的數字信號處理能力。

Zynq-7000豐富的硬件資源，為SDS1000X-E的數字信號處理功能提供了強大的支撐。SDS1000X-E中采用的XC7Z020 SoC芯片，PS部分具有雙核ARM Cortex-A9處理器，最高主頻為866 MHz， 并行協處理器NEON可以在軟件層面執行數字信號處理；PL部分具有220個DSP Slice和4.9 Mb Block RAM；加上PS和PL之間數據接口極高的吞吐率，使得我們可以靈活地為不同的數字信號處理配置不同的硬件資源。

運算指令復雜、適合軟件實現的功能，可以在PS側實現，如信號上升沿的測量；需要使用大量乘累加運算，對硬件資源依賴度較高的功能，可以在PL側實現，如示波器中常用的插值濾波。

有些復雜的功能，則可以利用PS和PL間的高數據帶寬進行協同處理，例如FFT運算，在PL側利用豐富的DSP Slice和Block RAM資源構建協處理器對基本FFT運算進行硬件加速，PS側則實現復雜的窗函數計算、繪圖、UI等操作?；谶@種協同處理的架構，SDS1000X-E上的FFT支持高達1M 點的FFT，在獲得極高的頻譜分辨率的同時，還能大大加快頻譜的刷新速度。圖 6顯示了在SDS1000X-E上分別進行16 k點和1 M點FFT的頻譜分辨率對比。此例中我們給示波器輸入了一個雙音信號，其頻率為100 MHz和100.05 MHz，從16 k點FFT獲得的頻譜圖中我們無法分辨如此靠近的兩個正弦信號，信號被作為一個頻率顯示出來；而1 M點FFT的頻譜圖有著明顯更細致的頻譜以及信號處理增益，從水平100倍展開的圖中可以看出，兩個相距50 kHz的正弦型號能夠被很好地區分開。

圖 6 1M點FFT獲得極高的頻譜分辨率

類似的，在SDS1000X-E還有諸多這種PS和PL間相互協同處理而獲得的高性能數字信號處理。例如，SDS1000X-E可以對14 M 全采樣點進行多種測量和串行協議解碼，而這是在許多中、高端示波器中都做不到的。圖 7中，上方兩圖為某主流中端示波器對10 ns上升沿的測量結果，下方兩圖為SDS1000X-E對相同信號的測量結果?？梢钥吹剑谛r基下，二者的測量結果都較為精確，與實際上升時間相差不大，但在大時基下，右上圖顯示該示波器在100 us/div下只能顯示“《 48ns”的測量結果，注意此時它的原始采樣率仍然有

1 GSa/s，這說明此時它的測量對象并不是原始波形數據，而是經過壓縮后映射到屏幕上的數據。右下圖顯示SDS1000X-E在1 ms/div的時基下的測量結果，注意此時的采樣率同樣為1 GSa/s，但顯示的測量精度仍然達到了1 ns，能夠較為真實地反映信號的參數。

SDS1000X-E基于全采樣點的數字信號處理以及高達14 M點的存儲深度，允許用戶在大時基下觀察信號整體的同時，仍然能獲得細節上的處理結果；同時由于其基于Zynq架構的處理方式，使得信號處理的性能和速度達到最優，具備更好的實時性和靈活性。

圖 7 壓縮點測量與全采樣點測量精度對比

關于SDS1000X-E

SIGLENT SDS1000X-E 系列超級熒光示波器，擁有70M、100MHz和200MHz 帶寬機型， 采樣率1 GSa/s， 標配存儲深度達14 Mpts，最常用功能都采用人性化的一鍵式設計；采用SPO 技術，具有優異的信號保真度：底噪低于業內同類產品，最小量程只有500 μV /div; 創新的數字觸發系統，觸發靈敏度高，觸發抖動小；波形捕獲率高達400，000 幀/秒（Sequence 模式），具有256 級輝度等級及色溫顯示；支持豐富的智能觸發、串行總線觸發和解碼；支持歷史模式（History）、順序模式 （Sequence）和增強分辨率模式（Eres）；具備豐富的測量和數學運算功能；1M 點FFT 可以得到非常細致的頻率分辨率；14M 全采樣點的測量保證了測量精度和采樣精度相同，毫無失真；是一款高性能經濟型通用示波器。

關于Zynq-7000

Xilinx Zynq?-7000 全可編程 SoC （AP SoC） 系列集成 ARM? 處理器的軟件可編程性與 FPGA 的硬件可編程性，不僅可實現重要分析與硬件加速，同時還在單個器件上高度集成 CPU、DSP、ASSP 以及混合信號功能。Zynq-7000 器件配備雙核 ARM Cortex-A9 處理器，該處理器與基于 28nm Artix-7 或 Kintex?-7 的可編程邏輯集成，可實現優異的性能功耗比和最大的設計靈活性。

關于AXI總線

AXI（Advanced eXtensible Interface）是一種總線協議，該協議是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）協議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內總線。它的地址/控制和數據相位是分離的，支持不對齊的數據傳輸，同時在突發傳輸中，只需要首地址，同時分離的讀寫數據通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI 是AMBA 中一個新的高性能協議。AXI 技術豐富了現有的AMBA 標準內容，滿足超高性能和復雜的片上系統（SoC）設計的需求。