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圖4. 通過(guò)單光子 計(jì)數(shù)模塊 (SPCM)監(jiān)測(cè)單 光子脈沖排放。脈沖 寬度約17 ns。 測(cè)量輸出到50Ω。

高采樣率可以通過(guò)使用Xilinx Virtex-5設(shè)備內(nèi)置的數(shù)字串并轉(zhuǎn)換能力實(shí)現(xiàn)，我們可以用它來(lái)把1 Gbit/s的數(shù)據(jù)流轉(zhuǎn)換成8個(gè)同步的，每個(gè)125 Mbits/s的數(shù)據(jù)流。 每個(gè)數(shù)據(jù)流描述原始數(shù)據(jù)流的一部分，數(shù)據(jù)間的時(shí)間間隔為1 ns(如圖5所示)。這項(xiàng)功能是通過(guò)LabVIEW中插入常用CLIP (器件級(jí)知識(shí)產(chǎn)權(quán)方案)實(shí)現(xiàn)的，從而允許集成的VHDL代碼訪問FPGA的輸入/輸出引腳。

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圖5. a) “iserdes” 連接指FPGA輸入 口，接收1 Gbit/s數(shù)據(jù) 流，輸出8個(gè)平行的 125 Mbit/s的數(shù)據(jù) 流。b)數(shù)據(jù)流D轉(zhuǎn) 換器被分成8個(gè)分 流，每個(gè)分流保持時(shí) 間間隔

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圖6. 將數(shù)據(jù)從自 定義嵌入轉(zhuǎn)化到 LabVIEW。時(shí) 間標(biāo)記的高與低的部 分加入到一個(gè)64位 無(wú)符號(hào)整數(shù)，不管時(shí) 間標(biāo)志如何記錄，都 會(huì)寫入FIFO

每個(gè)上升沿對(duì)應(yīng)于一個(gè)光子撞擊，需要至少36位動(dòng)態(tài)范圍的時(shí)間標(biāo)記；記錄多達(dá)一分鐘的數(shù)據(jù)集是非常有必要的，同時(shí)要避免內(nèi)部計(jì)數(shù)器的溢出。這是通過(guò)運(yùn)用邊緣檢測(cè)單元實(shí)現(xiàn)的，它對(duì)每8位寬度的，由“iserdes”產(chǎn)生輸出的“串并轉(zhuǎn)換”的數(shù)據(jù)流進(jìn)行掃描。無(wú)論何時(shí)探測(cè)到上升沿，一個(gè)事件標(biāo)志被宣稱。一個(gè)用于表示8 ns間隔中事件發(fā)生位置的，3位形式的數(shù)據(jù)另外產(chǎn)生出來(lái)。這個(gè)值與61位的計(jì)數(shù)器同步運(yùn)行在125 MHz的時(shí)鐘下。總計(jì)，這能提供64位的時(shí)間標(biāo)記，然后它——連同事件標(biāo)志一起——被傳遞給LabVIEW FPGA。從那一刻起，LabVIEW VI負(fù)責(zé)處理剩下的部分。

四個(gè)探測(cè)器中每一個(gè)的光子撞擊的時(shí)間標(biāo)記都緩存在FIFOs。隨后，它們被分類并合并成一個(gè)常見的數(shù)據(jù)流，它也具有控制信息。在數(shù)據(jù)流經(jīng)由DMA通道進(jìn)入主機(jī)PC的內(nèi)存之前，它被緩存于NI FlexRIO模塊的DRAM中。總體而言，這種結(jié)構(gòu)允許在每個(gè)通道低于2,000個(gè)事件的情況下，實(shí)現(xiàn)每秒高達(dá)125百萬(wàn)個(gè)事件的峰值計(jì)數(shù)率。此外，平均每秒1億個(gè)事件的計(jì)數(shù)率也可實(shí)現(xiàn)。這種情況可以持續(xù)大約1.6千萬(wàn)個(gè)事件，這是由DDR2內(nèi)存的尺寸與速度限制造成的。最終，一個(gè)持續(xù)的25 MHz的計(jì)數(shù)率被實(shí)現(xiàn)，這是由PXI總線的帶寬限制所決定的。升級(jí)成NI PXIe-796x NI FlexRIO模塊將顯著地提高平均計(jì)數(shù)率，這是因?yàn)樵黾拥腜XI Express總線速度，以及更快更大的DDR2內(nèi)存。

請(qǐng)注意，盡管使用了專為處理高達(dá)200 Mbit/s數(shù)據(jù)率的NI 6581適配器模塊的DDCA口，只要計(jì)數(shù)率不超過(guò)100 MHz，以1ns的分辨率探測(cè)上升沿仍然是可行的。適當(dāng)?shù)倪\(yùn)行模式已經(jīng)通過(guò)使用安捷倫的81150A 脈沖信號(hào)發(fā)生器的大量測(cè)試進(jìn)行了驗(yàn)證。

逐個(gè)光子對(duì)單個(gè)原子的反饋
FPGA要執(zhí)行的主要任務(wù)是實(shí)時(shí)對(duì)原子軌跡進(jìn)行有效控制。我們使用NI FlexRIO FPGA模塊來(lái)控制單個(gè)原子的運(yùn)動(dòng)，它被俘獲于光腔內(nèi)部的光學(xué)偶極阱。只需要通過(guò)探測(cè)一些光子，我們就能獲得有關(guān)阱中原子實(shí)際位置的充足信息，從而操控它的運(yùn)動(dòng)。在這里，F(xiàn)PGA模塊被用于記錄光子的到達(dá)時(shí)間，評(píng)估原子的軌跡，并基于這些信息改變?cè)拥姆@勢(shì)能。當(dāng)探測(cè)到單個(gè)光子時(shí)，一個(gè)數(shù)字化的電子脈沖被光電探測(cè)器發(fā)射出來(lái)，到達(dá)時(shí)間被FPGA以1 ns的分辨率在多個(gè)通路記錄。基于光子被探測(cè)到的計(jì)數(shù)率變化，F(xiàn)PGA判斷原子是否正向俘獲勢(shì)能的中心移動(dòng)，或是在勢(shì)阱的外部，來(lái)決定減少或增加俘獲勢(shì)能。

NI FlexRIO模塊將被原子散射的光子的到達(dá)時(shí)間逐個(gè)分類并歸棧。典型的歸棧時(shí)間間隔一般為幾百萬(wàn)分之一秒，它涉及到曝光時(shí)間，每隔幾納秒需要校正一下。散射光子率的變化通過(guò)比較當(dāng)前堆棧與之前堆棧來(lái)評(píng)估，它被延時(shí)，延時(shí)時(shí)間等于曝光時(shí)間。延時(shí)使用FIFOs實(shí)現(xiàn)。在我們的實(shí)驗(yàn)中，光子通量的減少表明原子正向光腔的中部移動(dòng)，而增加預(yù)示著原子正向外部移動(dòng)。因?yàn)楸环@的原子對(duì)多種不同的力都非常敏感，它的運(yùn)動(dòng)在規(guī)則振動(dòng)的同時(shí)，又疊加了一些無(wú)序的運(yùn)動(dòng)。這種機(jī)制使得原子軌跡在時(shí)間尺度內(nèi)的不可預(yù)測(cè)性比它的振動(dòng)頻率更大，其振動(dòng)頻率一般約為5 kHz。一旦原子積累的動(dòng)能超過(guò)它所處勢(shì)阱的深度，它就會(huì)丟失。原子呆在勢(shì)阱的時(shí)間被認(rèn)為是存儲(chǔ)時(shí)間。此外，對(duì)于一個(gè)被俘獲原子來(lái)說(shuō)，散射光子的通量一般僅為每10 μs一個(gè)光子的量級(jí)，從而使執(zhí)行有效的反饋方案非常困難，這是因?yàn)橛杏玫男畔⑻佟Ｒ环N可行的方案需要數(shù)字化地在高低值之間改變阱的勢(shì)壘深度，取決于是否當(dāng)前時(shí)間間隔內(nèi)的撞擊數(shù)量超過(guò)先前一定數(shù)值。就如同它看起來(lái)那么簡(jiǎn)單，與沒有信號(hào)反饋回來(lái)的情況相比，它在原子的平均存儲(chǔ)時(shí)間方面增加了30倍。存儲(chǔ)時(shí)間平均1秒，最高超過(guò)7秒的結(jié)果已經(jīng)實(shí)現(xiàn)，從而使這項(xiàng)技術(shù)完全可以與激光冷卻方案相比，它要求更為復(fù)雜的光學(xué)結(jié)構(gòu)。目前更加精密的反饋策略正在研究中。