系統采用軟件編程的方法實現峰值檢波的功能。首先將掃頻區間等分，逐個測量等分點處的信號峰值并將計算出的增益存入FIFO中，當一次掃描結束后就能獲得系統的幅頻特性數據。

在對信號最值電壓進行測量之前，由于信號很容易受到干擾，所以不排除信號會發生抖動的可能。基于這個原因，在測量前采用簡易濾波對信號進行平滑處理，以減少最值測量的誤差。這里采用取均值的方法。對輸入信號依次取值、保存，形成一個新的信號，該信號電壓由原輸入信號的前兩個時鐘所得電壓和后兩個時鐘所得電壓之和取均值得到。對信號進行簡易平滑處理后，所產生的新信號作為最值測量的基準信號。信號整形后得到標準的方波信號，該信號的一個周期剛好對應輸入信號的兩個周期，其中高電平和低電平各對應一個周期。

信號電壓的峰峰值即為最大值減去最小值。但是，信號經過A/D轉換器量化以后，所得到的值為12位偏碼，擴展成為16位偏碼，“1111111111111111”表示電壓為2V，“1000000000000000”表示電壓為0V，“0000000000000000”表示電壓為－2V。如果直接將最大值和最小值的偏碼相減，結果會出現錯誤。因此采用先將最小值（電壓負值）變為相應的電壓正值的方法，即：其中B表示最小值，A表示相應的電壓正值，然后再將相應的電壓正值與最大值相加，即為信號電壓的峰峰值。

3.3 異步FIFO設計

A/D采集數據的數據率很高，本文中系統時鐘為40MHz，采集數據寬度為12位，這樣每秒采集的數據量為40M×12bit/8=60MB/s，如此高速的數據流遠遠超出了51內核的處理能力。為保證51內核讀取數據的有效性和可靠性，系統中使用異步FIFO對數據進行緩存。FIFO的設計是通過配置FPGA內部的Block RAM資源實現的[5，6]。為了實現邊采集邊顯示的目的，配置兩塊相同的FIFO，大小均為512×8bit。在讀寫時鐘的控制下，通過讀使能和寫使能信號的設置，使得在同一時刻始終有一塊FIFO在進行寫操作，而另一塊FIFO將寫滿的數據讀出。對于同一塊FIFO不允許讀寫信號同時有效，這樣接收和讀取A/D數據并交給51內核處理可以同時進行，從而保證數據傳輸的連續性。

4 系統調試和測試

在完成了系統的硬件和軟件設計以后，需要進行調試和測試。在測試時，使用一階LC低通濾波網絡，從所得到的頻率特性曲線可以看出，系統主界面顯示穩定，顏色信息豐富。當切換到系統狀態設置或測試信息顯示界面時，可以對激勵信號的掃頻范圍、步進值、掃描時間等參數進行設置，同時還可以通過按鍵輸入頻點的方式查詢各頻點對應的增益，且具有較高的測試精度。

系統實現了在FPGA和51內核的平臺下進行便攜式幅頻特性測試儀的總體設計。對設計中的核心模塊進行調試，如51內核、TFT-LCD液晶、異步FIFO等。測試表明，系統工作穩定、測量精度高、實時性強，且硬件電路結構簡單。目前系統已經應用到某型變壓器繞組的幅頻特性測試中，并取得了良好的測試效果。本文打破了以時序仿真和功能驗證為目的的51內核研究，將51內核合理應用到電子系統設計實例中，并取得了成功，對于以后更加復雜的電子系統設計提供了參考和依據。