摘要：基于SoPC技術設計了一種專門激勵管道超聲導波的信號發生器。重點闡述了導波專用DDS IP核的設計方法。發生器以MicroBlaze軟核處理器為控制核心，單片FPGA輔以必要的少量外圍硬件電路，易于擴展升級。實驗結果表明，輸出的信號精度高、噪聲小、穩定性好，頻率連續可調，可方便地應用于管道超聲導波檢測。

在管道缺陷檢測當中，超聲導波檢測技術與傳統無損檢測方法相比具有沿傳播路徑衰減小，傳播距離遠，引起的質點振動能遍及構件內部和表面的特點，因此表現出更大優勢[1]。超聲導波在傳播過程中存在多模態和頻散特性，若激勵源選擇不當，導波發生嚴重頻散，會使回波信號變得極為復雜，不利于缺陷分析。根據導波頻散特性曲線可知，在50kHz～500kHz范圍內，L(0，2)模態超聲導波傳播速度最快最穩定，幾乎不發生頻散。用漢寧窗調制該頻段內一定周期數的單音頻信號，形成窄帶脈沖作為激勵源，激勵出L(0，2)模態占主導的超聲導波，可最大限度地避免頻散帶來的不利影響[2]。

目前出現了多種超聲導波激勵信號發生器設計方案。一是利用多功能函數發生器如HP33120A[3]實現。由于HP33120A存儲長度有限，長距離檢測時脈沖間會出現干擾，最高調制頻率不高[4]。二是采用單片機控制DDS芯片設計，精度較高，但定制性較弱，且一般需要兩片以上DDS芯片，成本昂貴。還有一種方法是用高速單片機控制D/A轉換芯片直接輸出信號，方便易行，然而精度較低，激勵頻率受到單片機頻率限制，而且很難做到連續可調。為了解決上述設計方案的不足，本設計在Xilinx公司FPGA(現場可編程門陣列)上，以MicroBlaze軟核處理器為控制核心，借鑒直接數字頻率合成DDS(Direct Digital Frequncy Synthesis)技術，給出了一種產生L(0，2)模態超聲導波激勵信號源的SoPC(System on Programmable Chip)實現方法。所得激勵源精度高，漢寧窗調制下的單音頻正弦波周期數可調，頻率連續可調。

1 系統整體方案設計

本系統以Xilinx公司Spartan 3E-Starter開發板為硬件平臺。此開發平臺外設資源較為豐富，通過增加少量的外圍設備即可實現系統設計。Spartan 3E系列FPGA是Xilinx 公司性價比最高的FPGA芯片，可較好地滿足產品的高集成化與低成本化[5]。其內部MicroBlaze軟核處理器采用功能強大的32位流水線RISC結構，包含32個32位的通用寄存器、2個32位特殊寄存器，可具有3/5級流水線。時鐘頻率高達150MHz。以IBM CoreConnect技術為基礎，提供了豐富的接口資源。其中PLB(處理器本地總線)總線提供對片上外設、外部存儲器以及基于硬件描述語言編寫的算法模塊的訪問 ，和其他外設IP核一起，完成嵌入式的SoPC開發。超聲導波激勵源的SoPC實現結構如圖1所示。

FPGA實現所有數字電路部分。MicroBlaze軟核處理器是系統的控制核心，通過LMB(本地存儲器總線)訪問程序存儲空間BRAM，PLB總線掛載所需IP核。例化GPIO接口連接鍵盤，負責激勵信號的頻率設置。LCD1602用于當前頻率值顯示。自主編寫的DDS IP為系統波形發生的核心，直接產生激勵源波形。MDM為系統的調試模塊，RS232用于和PC機通信或程序調試。使用Xilinx嵌入式開發套件EDK自帶的數字時鐘管理DCM(Digital Clock Manager) IP核，把50MHz輸入時鐘分頻，分別為DDS模塊和外部高速數模轉換芯片DAC902提供穩定的5MHz和50MHz時鐘信號。程序通過JTAG下載到FPGA內部的BRAM，或者片外PROM中存儲。FPGA產生的數字信號經過DAC902轉換為模擬信號，再經過低通濾波器去噪，即可獲得高質量的超聲導波激勵信號源。

2 超聲導波DDS IP核設計

2.1 DDS算法原理

DDS是根據采樣定理，通過查找表方法產生波形。通常為正弦波、余弦波、三角波或方波等。完整的DDS結構示意圖如圖2所示。在參考時鐘的驅動下，N bit相位累加器對頻率控制字K進行相位累加，得到的相位碼對波形存儲器尋址，使之輸出相應的波形幅度值。將該值送給DAC和低通濾波器LPF，實現量化幅值到一個平滑信號的轉換。當相位累加值大于2N時，相位累加器產生一次溢出，溢出頻率就是DDS的輸出頻率。輸出信號頻率fout可表示為：

由DDS原理可知，相位累加器的位數N決定DDS的精度。N值越大，DDS的頻率間隔?駐f就越細。但N值增加，所需ROM容量也將成指數增加。實際上在一般系統中，D/A轉換器的位數m是一定的，通常選取累加器的輸出位數N=m+2，即可滿足需要[6]。設計中DAC902為12bit，取累加器為14bit，調制脈沖最大幅值為212，即4096。借助Matlab，生成由漢寧窗調制10個周期正弦波的窄帶脈沖波形，如圖3所示。

本設計基于DDS技術，采用Verilog HDL硬件描述語言設計直接產生導波激勵波形的DDS模塊，頂層原理如圖4所示。

L(0，2)模態超聲導波的50kHz~500kHz頻率是指單音頻信號頻率(如圖3所示，10個周期，設單音頻率為f0)，而非DDS輸出頻率fout。由Tout=10T0，得fout=f0/10。所以DDS輸出fout應為5kHz～50kHz。系統主時鐘為50MHz，在DDS輸出最高頻率為50kHz時，為實現0.3kHz(單音頻3kHz) 步進值，10周期窄帶脈沖取樣點數不少于100點，以減小失真，則時鐘頻率必須大于4.9MHz。將系統主時鐘10分頻，得到5MHz DDS時鐘頻率。頻率控制字取8bit就可滿足要求。

累加器模塊Accu對頻率控制字K累加，并將結果的低14位sum[13：0]送給下一級Reg寄存器，作為ROM地址。Accu的最高位sum[14]為判斷位。在累加過程中，當相位sum[14]為1時，累加器清零，完成一次脈沖發射。然后通過一個計數器實現延時功能，使激勵脈沖每隔1ms發射一次。

ROM模塊采用ISE中ROM IP核直接定制。如果在系統中添加多個ROM，每個ROM中分別載入不同周期的調制脈沖，可實現激勵源的周期可調。借助Matlab，把圖3窄帶脈沖量化成12bit的定點波形數值，形成.coe文件并加載到ROM中。

將頻率控制字K設為23時，輸出頻率fout等于7kHz，對應單音頻信號為70kHz。Modelsim仿真波形如圖5所示。

3 系統硬件實現

3.1 外設IP核掛載   

利用EDK的XPS，創建MicroBlaze硬件平臺。通過Base System Builder Wizard快速添加配置，如RS232、GPIO、BRAM等。對于自主編寫的DDS模塊，使用Create/Import Peripheral工具，適當修改user logic和IPIF兩個自動生成文件，可將自己的邏輯模塊掛接在PLB總線上，無需過多關心自定義IP與PLB總線的協議和接口邏輯。在XPS中添加自帶的DCM時鐘管理模塊，為DDS IP和DAC提供精確穩定的時鐘輸入。最后為所有外設分配地址，建立端口連接。

4 軟件設計

軟件部分在SDK中通過C語言編寫完成，主要包括初始化、GPIO口鍵盤值讀取、LCD顯示、DDS頻率字輸入和調節等。由于導波頻率在50kHz～500kHz，跨度較大。為方便實際檢測，設計了頻率粗調和微調功能。系統鍵盤包括設置鍵(Set)、粗調鍵(Adjust)、微調鍵(Fine)、確認鍵(OK)以及復位鍵(Reset)。上電后，頻率控制字K為初始值16，系統產生50kHz默認頻率激勵信號。每按一次粗調鍵(Adjust)，K值增加，分別對應70kHz、120kHz、170kHz等基數頻率。用微調鍵(Fine)以3kHz為步進值進行細調。通過寫寄存器語句DDS_IP_mWriteReg將K值賦給DDS模塊，產生相應頻率激勵信號。程序流程如圖8所示。

5 實驗結果分析

系統上電后，在鍵盤上選擇激勵頻率值為70kHz，使用NI PCI-5102數字化儀的虛擬示波器對輸出信號進行采集和分析。捕捉到的激勵信號如圖9所示。由面板參數可知，波形最高幅值1.5V，包含10個周期單音頻信號的窄帶脈沖寬度約為0.142ms。改變鍵盤輸入，對輸出信號進行FFT頻譜分析，如表1所示。實驗結果表明，此設計產生的激勵信號精度高，波形純凈，性能良好，頻率連續可調，較好地滿足了設計要求。

利用SoPC技術，給出了一種新的超聲導波激勵信號發生器的設計方法。重點論述了導波專用DDS模塊的實現過程。把系統的主要功能集成在單片FPGA內，減少了外圍電路，體積小，功耗低，抗干擾能力強，易于擴展和升級，有效降低了設計成本。產生的激勵信號精度高，穩定性好，頻率連續可調。本設計可方便地應用到管道超聲導波缺陷檢測中，并為開發小型化、集成化的導波檢測系統提供了可能。

參考文獻

[1] 吳斌，鄧菲，何存富. 超聲導波無損檢測中的信號處理研究進展[J].北京工業大學學報，2007，33(4)：342-348.
     [2] 王軍陣，王建斌，王帥. 基于DS89C430的超聲導波激勵信號源的設計[J].電子設計工程，2010，18(10)：136-138.
     [3] 吳斌，王智，金山，等.用于激勵超聲導波的任意波形發生器[J].北京工業大學學報，2002，28(4)：389-393.
     [4] 金傳喜，武新軍，夏志敏，等.導波檢測用激勵源的設計與應用[J].制造業自動化，2006，28(10)：79-81.
     [5] 田耘，胡彬，徐文波，等.Xilinx ISE Design Suite 10.xFPGA開發指南——邏輯設計篇[M].北京：人民郵電出版社，2008：27-29.
     [6] 王金明.數字系統設計與Verilog HDL(第三版)[M].北京：電子工業出版社，2009：285-286.