隨著高級工藝的演進，電路設計團隊在最先進的晶片上系統內加載更多功能和性能的能力日益增強。與此同時，他們同樣面臨許多新的設計挑戰。多重圖案拆分給設計實施過程帶來了許多重大布局限制，另外為降低功耗和提高性能而引入 FinFET 晶體管使之更加復雜，因為它對擺設和布線流程帶來了更多的限制。適用于高級工藝設計的物理實現工具必須針對引入多重圖案拆分和 FinFET 后的擺設、布線、DFM、提取和時序進行增強。

對布線的挑戰

包括多重圖案拆分規則在內的設計規則的復雜性和數量已經顯著提升，這對布線程序提出了巨大的挑戰。

FinFET 同樣帶來了更多限制，例如電壓閾值感知間隔、植入層規則等。這些因素將影響擺設、布局規劃和優化引擎，還會直接影響設計的利用率和面積。多重圖案拆分收斂和時序收斂相互依存，可以增加設計收斂時間。

圖1：較長的全局奇回路違規

布線程序必須能夠自動理解顏色，檢測并修復多重圖案拆分違規，還能夠對其進行驗證。傳統的 DRC 違規往往是局部的，多重圖案拆分違規與之不同，如圖1所示，它們在本質上可能是全局性的，不僅會影響多個形狀，還會在奇回路修復過程中使計算變得極其密集和困難。對布局的任何干擾都有可能產生新的多重圖案拆分違規，使信號完整性收斂和多重圖案拆分收斂變得極具挑戰性。

由于預先存在的形狀、電源和接地軌道可能導致較長的利用密集內存進行驗證的運行時間，因此需要特別考慮金屬1層的布線選擇。像非優選慢移這樣的傳統技術不能用于解決可布線性問題，因為多重圖案拆分中禁止使用這些技術。多重圖案拆分利用軟規則來預防問題，這的確減少了出現多重圖案拆分奇回路的可能性，但是僅僅依賴預防會使設計變得非常被動。高效的多重圖案拆分收斂需要對布線程序架構進行更新，新架構要有自己的本地色調、驗證和沖突解決引擎。

對擺放的挑戰

實現工具需要考慮流程的每個階段的雙重圖案拆分限制和 FinFET 布局限制之間的相互作用，包括擺放、布線和優化。工具必須遵守大量位置和路徑布局規則，例如定位時標準單元和宏的鰭網格對齊規則、最小面積間隔規則以及源極-漏極對接規則。在擺放期間，全局布線程序必須考慮這些規則，同時計算雙圖案結構層上的資源。通常情況下，這意味著這些層上部署的網數會更少，不像基本負載/容量計算中的那樣多。準確對針腳密度建模的能力是非常重要的，因為各個單元需要隔開以便輕松實現線與針腳的連接。在擺放期間，實現工具還必須對擁塞進行建模，提前對擁塞進行估計必須很好地關聯詳細的布線結果。

對優化的挑戰

通常，優化高級工藝設計是為了在不影響面積大小的前提下獲得最佳的性能和功耗。由于存在嚴格的多重圖案拆分和 FinFET 規則和限制，設計利用率和面積日益成為設計團隊眼中更大的挑戰。盡管 FinFET 大大降低了總功耗，但是由于寄生電阻和電容以及針腳電容均有所提高，動態功耗成分更高（與漏電相比）。多重圖案拆分和時序收斂解決方案之間存在沖突，信號完整性收斂因而變得更加困難。有時設計師可以結束兩者之間的“乒乓效應”，但這意味著每個已有違規上又出現了新的違規。為了避免這種問題，工具就需要使用新的技術，因為布線擴展和非優先慢移等老技術已經不再有效。優化引擎必須自動了解多重圖案拆分和 FinFET 規則，以便同時解決功耗、性能和面積上的要求。

結論

由于多重圖案拆分的引入、FinFET 設備、復雜的 DRC/DFM 要求，更多的設計尺寸和多個設計目標等等因素，使高級工藝設計面臨一系列重大設計挑戰。