簡易數字錄音機設計實驗（語音采集與處理）

一、實驗要求：
利用實驗儀器上現有的資源，通過FPGA、A/D、D/A、時鐘模塊、存儲器
模塊語音輸入/輸出模塊等設計一個語音采集處理系統。
二、實驗目的：
了解數字系統的設計過程。
了解存儲器的使用方法。
了解語音處理過程。
三、硬件要求：
主芯片：EPF10K10LC84-4。
AD 轉換模塊。
DA 轉換模塊。
語音輸入輸出模塊。
話筒。
存儲器。
四、實驗原理：
1. 語音處理器的組成電路如圖所示主要有：語音輸入電路、AD 采樣電路、時鐘電路、FPGA 芯片、存儲器、DA 轉換器、話音輸出電路。除了FPGA 芯片要我們自行設計外，其它電路在實驗儀器中都己做好，只需將它們與FPGA 芯片連接起來即可。

圖：27
2. 考慮A/D 采樣方法。在設計時,對于A/D 采用何種方法對信號進行采樣也是很關鍵的，采樣方法主要有實時采樣和等效采樣兩種。一般來說，對于使用哪種取樣類型取決于測試信號的型式：如果是重復信號波形，采用實時取樣或等效取樣都行，但使用等效取樣方法更為經濟。對觀察非周期信號和瞬態信號，實時取樣方法能更好的處理和分析。
3. 語音基礎知識:
聲音的三個要素是：音調，音強，音色。人耳對25-22000HZ 的聲音有反應。人們在談話中大部分有用的信息在3KHZ 以向。模擬波形能用頻率表示并且譜的范圍是30HZ-10KHZ，但是，大部分有用的和可理解的信息的能量是在200HZ到3500HZ 之間。根據NYQUIST 準則,A/D 轉換采樣速率至少是信號最大頻率的兩倍,因此最小的采樣頻率應該是6600HZ，實際上采用的頻率略高一點,達到8KHZ。|
每個采樣測量出特定時刻語音信號的幅度等級。一個采樣由8 位組成，可以有256 個不同的采樣結果，這對于在接收端無失真地恢復模擬信號已經足夠。根據8KHZ 采樣頻率，每個采樣8 位來計算，線路上每秒中將有64000 位的數據流，即64KBps。運載不同的信息需要不同的線路。高保真音樂的帶寬是15KHZ，FM電臺的帶寬是200KHZ，電視信道的帶寬是4.5MHZ。
4. FPGA 的設計是關鍵：它是整個示被器的控制中心和數據處理中心，負責完成A/D 及狀態顯示的控制，同時將A/D 轉換出的電壓信息經內部處理后通過D/A 接口電路將話音信號還原，最終在喇叭上表現出來。
5. 在FPGA 芯片中，至少需要設計的模塊有A/D 控制器、D/A 控制器、SRAM、時序產生器、仲裁器、A（U）律編碼器、A（U）律譯碼器等。其中A（U）律編碼器、A（U）律譯碼器碼器又是重點中的重點，同時也是難點。
6．下面分別對每個內部模塊的功能說明如下：
a) A/D 控制器：生成采樣時鐘及A/D 采樣芯片的控制信號，并讀取A/D 采樣結果。
b) SRAM：A/D 采樣數據暫存,同時有存儲器滿標志位及空標志位輸出。
c) A(U)律編碼器：主要負責從SRAM 中讀取A/D 數據，并將其進行
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A（U）律編碼。
d) A(U)律譯碼器: 主要負責將A(U)律編碼的數據譯碼成原始數據。在時鐘的作用下將數據送往D/A 控制器。
e) 仲裁器：完成對芯片內部所有單元的控制，包括對各個單元的狀態讀取及給相應模塊的啟動或停止信號。如：當SRAM 數據裝滿后，SRAM 送出FULL標志，仲裁器識別信號后，啟動A（U）律編碼器讀取SRAM 中的數據。
f ) 時序產生器：產生各個單元所需的各種時鐘信號。
五、實驗內容
由于該實驗比較復雜、實驗儀器上提供的存儲器容量有限，想多存數據就必須要使用難度較大的DPCM 編碼。建議在做該實驗時取消存儲模塊，直接將采集來的數據送DAC 模塊。

頂層文件如右圖所示。
CLR 為清零端，接一位撥碼開關，高電平有效；
CLK 接2.5MHz 時鐘；NINTR、NRD、NCS、NWR
分別接并行AD 的INT、RD、CS、WR；DIN[7..0]接AD 轉換器的數據輸出端DOUT[7..0]接DA 轉換器的數據輸入端；并行DA 變換器的/CS、/CE 端接地；AD 轉換器的CLOCK 端接625KHz；A0、A1、A2 接撥碼開關，其八種狀態分別對應IN0~IN7，DCTUNER 的輸出DCOUT 接這八種狀態的一種，與A0、A1、A2 的狀態對應。
注：示例程序在文件夾EXAMPLE17 中，ADC.VHD 為設計文件。
六、實驗報告
作出本實驗設計的完整電路圖，詳細說明其工作原理。