圖2是一個具體的三階環路濾波罪的電路圖，以下通過這個例子，展開詳細的分析過程。

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　　以下為了簡化函數方程，定義參數;

　　三階環路濾波器的傳遞函數可以寫成：

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　　將式(3)代人式(2)，得到四階鎖相環的閉環傳遞函數為CCL(s)：

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　　對這個閉環傳遞函數進行分析，首先通過要求出分母的4個零點，用人工進行計算是非常困難的，現在我們可以借助計算機來達到這個目的，在Matlab軟件中提供了這樣的函數，我們能很容易地得到其零點P(i)(i=1，2，…，4);然后，對閉環傳輸函數進行分解，進行到時域的轉換;最后我們得到時域的頻率響應fN(t)：

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　　這里我們給出實際應用中的各項參數數值，然后用Matlab 6.0軟件對頻率響應進行仿真，得到一系列的結果，進行比較分析。

　　KPD=2.8×10-3A/rad，

　　Kvco=4×107rad/S，

　　fstop=1 000.5×106Hz，

　　fstart=1 000×106Hz。

　　圖3是頻率為1 GHz，頻率跳變為0.2 MHz和0.5MHz鎖相環捕捉過程的仿真結果，從圖中可以讀出各自的捕捉時間。 表1列出了不同的跳變頻率的捕捉時間。

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　　從以上分析和仿真結果可以看出，捕捉時間與PLL的結構特別是環路濾波器的結構相關，與頻差有比較大的關系。所以要減小捕捉時間，就是要采取各種途徑減小頻差，尤其是當頻差很大時，就有可能造成很長的捕捉時間甚至不能完成捕捉。

　　減小頻差的思路是在電路中增加對大的頻差的檢測電路，在捕捉過程之前，通過這個檢測電路，對VCO進行頻率的粗調，使VCO的頻率向將要達到的頻率方向靠攏，這樣就減小了頻差，圖4就是一個這樣的例子。

　　在圖4電路中，通過增加數模轉換(D/A)電路把鎖相環將要設置的分頻比N經轉換變成一電壓值加到VCO上進行頻率粗調，這就達到了在捕捉過程沒有大的頻差，縮短了捕捉時間，另外還可以通過采用鑒頻鑒相器的方法達到同樣的目的。

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　　4 結 語

　　鎖相環頻率合成技術主要以模擬電路形式出現，已經成為一種成熟的頻率合成技術，出現了大量的可編程控制的高集成度產品，所以在頻率合成器的設計中，環路濾波器的設計成為重點，這樣，對環路濾波器的分析變得重要。通過對設計產品的輸出頻率相位噪聲、雜散輸出和轉換時間的理論分析，可以盡可能地設計出高質量的產品。隨著數字技術的發展，直接數字頻率合成技術(DDS)越來越受到重視，和模擬的技術相比較，DDS具有高分辨率和快速頻率轉換時間的優勢，但在高頻輸出和對寄生噪聲、雜波的抑制方面還有不足，所以，目前出現了DDS和PLI。混合設計的頻率合成技術。