時鐘分頻因子是什么

　　單片機(jī)都是有時鐘振蕩器的。還有定時器，看門狗，程序計數(shù)器等等。如果看門狗或者定時器所要求的脈沖速度比較時鐘脈沖慢，那么，就要利用分頻器進(jìn)行分頻，以得到你所要求的脈沖速率。

　　分頻因子就是在定時器時鐘進(jìn)入定時器后設(shè)定一個分頻因子，從而得到一個頻率fDTS和時間值tDTS，這個頻率和時間值主要用于上面說的三個地方。（并不是所有內(nèi)部都用到，換句話說就是即使你設(shè)置了分頻因子也可能用不到）

　　簡單的說就是分頻因子是通過對CK_INT的分割來確定tDTS的！

　　分頻因子只是分頻的手段，它的目的就是得到tDTS！

　　而tDTS主要用于，死區(qū) 用于死區(qū)發(fā)生器的采樣時鐘 和數(shù)字濾波器，也就是它要作用于這三個東西上。

　　我們再來看它的結(jié)果（就是設(shè)定了這兩位引發(fā)的結(jié)果），只有一個就是給出了tDTS的值。好多人不理解就出在這個問題上，tDTS是什么呢，它其實就是一個時間值，這個值會用于下面說的三個地方。但實際上除了用到tDTS以外，還用到的是一個頻率值fDTS。手冊上也沒有一個地方說明這點。當(dāng)我們得到tDTS的值就等于知道fDTS，明白了這點就好理解了。

　　時鐘分頻因子有什么作用

　　三種不同的時鐘源可被用來驅(qū)動系統(tǒng)時鐘 （SYSCLK）

　　HSI振蕩器時鐘

　　HSE振蕩器時鐘

　　PLL時鐘

　　一般用的是PLL時鐘，后面有證據(jù)。

　　我們可以通過庫函數(shù)獲取各時鐘值

　　void RCC_GetClocksFreq（RCC_ClocksTypeDef* RCC_Clocks）

　　在我的系統(tǒng)里，把時鐘值打印信息如下：

　　SYSCLK:0x44aa200 //72000000， 72MHz

　　HCLK:0x44aa200 //72000000， 72MHz

　　PCLK1:0x2255100 //36000000， 36MHz

　　PCLK2:0x44aa200 //72000000， 72MHz

　　ADCCLK:0x2255100 //36000000，36MHz

　　RCC-》CFGR:0x001D040A //PLL輸出作為系統(tǒng)時鐘

　　可推測幾個預(yù)分頻值為

　　AHB prescaler = 1

　　APB1 prescaler = 2

　　APB2 prescaler = 1

　　ADC prescaler = 2

　　根據(jù)讀取RCC-》CFGR寄存器值為：0x001D040A，上面推測完全正確。

　　CFGR寄存器的SWS段也說明：PLL輸出作為系統(tǒng)時鐘。

　　TIM2使用PCLK1，但注意時鐘樹里有這一段

　　已知APB1 prescaler=2，故TIM2CLK = PCLK1*2 = 72MHz.

　　所以被TIM2分頻的時鐘大小是72MHz。

　　我的程序也證明了這點

　　TIM_TimeBaseInitTypeDef tim2_InitStruct;

　　TIM_DeInit（TIM2）;

　　RCC_APB1PeriphClockCmd（RCC_APB1Periph_TIM2， ENABLE）;//Enable Timer2 clock.

　　NVIC_ConfigurationForTimer2（）;

　　// PCLK1=36MHz， PSC=36000-1， CK_CNT=36MHz/（PSC+1）=1000

　　// ARR=2000， 1s/1000 * 2000 = 2s.

　　tim2_InitStruct.TIM_Prescaler = 36000-1;

　　tim2_InitStruct.TIM_Period = 2000-1;

　　tim2_InitStruct.TIM_CounterMode = TIM_CounterMode_Up;

　　tim2_InitStruct.TIM_ClockDivision = TIM_CKD_DIV1;

　　tim2_InitStruct.TIM_RepetitionCounter = 0;

　　TIM_TimeBaseInit（TIM2， &tim2_InitStruct）;

　　TIM_ClearFlag（TIM2， TIM_FLAG_Update）;

　　TIM_ITConfig（TIM2， TIM_IT_Update， ENABLE）;//Enables the specified TIM interrupts.

　　功能描述

　　時鐘結(jié)構(gòu)：主時鐘源來自外部晶振XTlpll或外部時鐘EXTCLK。時鐘源選擇：通過OM［3： 2］的高低電平選擇，現(xiàn)在我們采用00。OM［3：2］的狀態(tài)在nRESET的上升沿鎖存。盡管MPLL在上電復(fù)位后就開始工作，但是MPLL輸出不作為系統(tǒng)時鐘，只有對MPLLCON寫入適當(dāng)?shù)臄?shù)值后才可以。即使用戶不想改變MPLLCON的值，也要重新寫一遍才能使其起作用。

　　時鐘控制邏輯：時鐘控制邏輯決定要使用的時鐘源，當(dāng)鎖相環(huán)被設(shè)置為一個新的值時，時鐘控制邏輯切斷FCLK直到PLL輸出穩(wěn)定。時鐘控制邏輯在上電復(fù)位或從power_down狀態(tài)啟動時使能。上電復(fù)位：注意上電后必須通過設(shè)置PLLCON才能使PLL作用。在正常操作狀態(tài)下改變PLL設(shè)置：通過改變PMS的值來實現(xiàn)。USB時鐘控制：UCLK不起作用直到UPLL被設(shè)置。

　　FCLK、HCLK、PCLK：可以通過HDIVN、PDIVN、CLKDIVN來改變3種時鐘的比率，推薦采用1：2：4的比率。在設(shè)置完P(guān)MS的值后，需要設(shè)置CLKDIVN寄存器，該寄存器設(shè)置的值在PLL鎖定后生效，只需要1.5個HCLK即可完成比率的修改。