隨著數模轉換器的轉換速率越來越高，JESD204B 串行接口已經越來越多地廣泛用在數模轉換器上，其對器件時鐘和同步時鐘之間的時序關系有著嚴格需求。本文就重點講解了JESD204B 數模轉換器的時鐘規范，以及利用TI 公司的芯片實現其時序要求。

　　1. JESD204B 介紹

　　1.1 JESD204B 規范及其優勢

　　JESD204 是基于SerDes 的串行接口標準，主要用于數模轉換器和邏輯器件之間的數據傳輸，其最早的版本是JESD204A， 現在是JESD204Bsubclass0， subclass1， subclass2。區別主要在于其對同步和鏈路間固定時差的測量。目前市場上比較多地數模轉換器接口是JESD204B subclass1。其最大傳輸速率可達12.5Gbps，支持多鏈路和多器件的同步以及固定時差的測量。下表是各版本之間的差異：

　　在JESD204 接口出現以前，數模轉換器的數字接口絕大多數是差分LVDS 的接口，這就造成了布板的困難，當PCB 的密度很大的時候就需要增加板層從而造成印制板的成本上升。而JESD204B 接口是串行接口，能有效減少數據輸出的差分對，能最大限度的簡化Layout。因此JESD204B 是高密度板不可或缺的接口。但因其需要進行嚴格的同步和以及時延的測量，與之接口的邏輯會比LVDS 接口復雜很多，幸運的是現在邏輯廠商都集成了專用的JESD204IPCore 在他們的軟件里，從而簡化了邏輯的設計。

　　1.2 JESD204B 時鐘的需求

　　盡管JESD204B 也有不同的版本，但越來越多的廠商選擇Subclass1，因此市面上絕大多數的數模轉換器都是基于這個版本設計的。本文就以JESD204B subclass1 來討論時鐘的時序需要以及TI 時鐘芯片方案的實現。任何一個串行協議都離不開幀和同步，JESD204B 也不例外，也需要收發雙方有相同的幀結構，然后以一種方式來同步，即辨別起始。JESD204B是以時鐘信號的沿來辨別同步的開始，以及通過一定的握手信號使得收發雙方能夠正確識別幀的長度和邊界，因此時鐘信號及其時序關系對于JESD204B 就顯得極其重要。下圖是典型的JESD204B 系統的系統連接，Device Clock 是器件工作的主時鐘，一般在數模轉換器里為

圖1

　　其采樣時鐘或者整數倍頻的時鐘，其協議本身的幀和多幀的時鐘也是基于Device Clock。SYSREF 是用于指示不同轉換器或者邏輯的Device Clock 的沿，或者不同器件間Deterministic latency 的參考。如下圖所示，Device Clock 和SYSREF 必須滿足的時序

　　關系。SYSREF 的第一個上升沿要非常容易的能被Device Clock 捕捉到，這樣就需要SYSREF和Device Clock 滿足上圖的時序關系。通常會因為PCB 的線長以及時鐘器件不同通道輸出時的Skew，會帶來一定的誤差，Device Clock 的上升沿不一定正好在SYSREF 的脈沖的正中間，工程上只要在一定范圍內就能保證JESD204 收發正常工作。