一設計輸入編輯器

　　通常專業的EDA工具供應商或各可編程邏輯器件廠商都提供EDA開發工具，在這些EDA開發工具中都含有設計輸入編輯器，如Xilinx公司的Foundation、Altera公司的MAX+plusII和QuartusII等。

　　一般的設計輸入編輯器都支持圖形輸入和HDL文本輸入。圖形輸入通常包括原理圖輸入、狀態圖輸入和波形圖輸入三種常用方法。原理圖輸入方式沿用傳統的數字系統設計方式，即根據設計電路的功能和控制條件，畫出設計的原理圖或狀態圖或波形圖，然后在設計輸入編輯器的支持下，將這些圖形輸入到計算機中，形成圖形文件。

　　二仿真器

　　在EDA技術中，仿真的地位非常重要，行為模型的表達、電子系統的建模、邏輯電路的驗證以及門級系統的測試，每一步都離不開仿真器的模擬檢測。在EDA發展的初期，快速地進行電路邏輯仿真是當時的核心問題，即使在現在，各個環節的仿真仍然是整個EDA設計流程中最重要、最耗時的一個步驟。因此，仿真器的仿真速度、仿真的準確性和易用性成為衡量仿真器的重要指標。

　　幾乎每個EDA廠商都提供基于Verilog/VHDL的仿真器。常用的仿真器有ModelTechnology公司的Modelsim，Cadence公司的Verilog-XL和NC-Sim，Aldec公司的ActiveHDL，Synopsys公司的VCS等。

　　三HDL綜合器

　　硬件描述語言誕生的初衷是用于設計邏輯電路的建模和仿真，但直到Synoposys公司推出了HDL綜合器后，才使HDL直接用于電路設計。

　　HDL綜合器是一種將硬件描述語言轉化為硬件電路的重要工具軟件，在使用EDA技術實施電路設計中，HDL綜合器完成電路化簡、算法優化、硬件結構細化等操作。HDL綜合器在把可綜合的HDL（VHDL或VerilogHDL）轉化為硬件電路時，一般要經過兩個步驟：第一步，HDL綜合器對VHDL或VerilogHDL進行處理分析，并將其轉換成電路結構或模塊，這時不考慮實際器件實現，即完全與硬件無關，這個過程是一個通用電路原理圖形成的過程；第二步，對實際實現目標器件的結構進行優化，并使之滿足各種約束條件，優化關鍵路徑等。

　　HDL綜合器的輸出文件一般是網表文件，是一種用于電路設計數據交換和交流的工業標準化格式的文件，或是直接用硬件描述語言HDL表達的標準格式的網表文件，或是對應FPGA/CPLD器件廠商的網表文件。

　　HDL綜合器是EDA設計流程中的一個獨立的設計步驟，它往往被其他EDA環節調用，完成整個設計流程。

　　電路網表（邏輯圖）由元件名N、模型M、輸入端信號PI、輸出端信號PO四部分組成，是唯一確定電路連接關系的數據結構。即：E=（N，M，PI，PO）

　　例：一位全加器的電路網表

　　E1，XOR，（X，Y），S1

　　E2，XOR，（Cin，S1），Sum

　　E3，AND，（X，Y），S2

　　E4，AND，（S1，Cin），S3

　　E5，OR，（S2，S3），Cout