? 雙通道 PCI Express 端口，支持每通道高達 5GBaud 的 GEN2；

? 4 通道 Serial RapidIO? (SRIO)，符合 RapidIO 2.1 規范，支持每通道高達 5Gbps 的運行；

? 支持與其它 KeyStone 架構器件高達 50GBaud 互連的 HyperLink 可實現資源擴展；

? 千兆位以太網 (GbE) 端口，具有一個支持高達 1000Mbps 的 SGMII 端口；

? 32 位 DDR3，具有支持達 1,333MHz 速率的 ECC 接口；

? 16 位外部存儲器接口 (EMIF)，用于連接閃存存儲器（NAND 與 NOR）以及異步 SRAM；

? 8 位或 16 位雙通道通用并行端口，每個通道都支持 SDR 與 DDR 傳輸；

? 2 個多通道緩存串行端口 (McBSP)。

?C6657/55 可充分利用 KeyStone 架構中豐富的外設與 AccelerationPac，以緊湊的外形與低功耗實現全面的多內核優勢。
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SRIO、PCIe 以及 HyperLink 能夠在多個 SoC 和／或 FPGA 之間實現高速互聯。HyperLink 是 KeyStone 架構內部總線的接口延伸，能夠在點對點高速互連中提供 50Gbps 的速度。HyperLink 提供低開銷協議，支持與其它 KeyStone 器件或 FPGA 的高速通信與連接。它可提供一款能夠滿足當前雷達、SDR 以及航空電子系統可擴展性需求的解決方案。然而，SRIO 與 PCIe 則能夠以較低的比特率實現基于各種標準的互連。
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C6657 中的 32 位 DDR 外部存儲器接口（支持 ECC）可提供支持 8GB 可尋址存儲器空間的 1,333MHz 總線。TI DDR3 實施方案可降低相關外部存儲器訪問的時延，為高速運行這些應用相關的大量數據提供必要的支持。
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尺寸與功耗
SWaP 是對上述任務關鍵型應用的主要要求。TI 長期以來始終致力于提供業界最低功耗的 DSP 與 SoC。C6657 不但支持雙 C66x DSP 功能，頻率在 1GHz 時功耗不超過 3.5 瓦，同時還能提供性能與外設的理想組合，滿足市場需求。緊湊的 21x21 毫米封裝可滿足任務關鍵型應用對小巧外形的要求。C6657/55/54 器件還提供最新“超薄”封裝（僅 2.9 毫米厚），可優化任務關鍵型應用對整體系統級封裝的要求。此外，這些器件還支持 -55 至 100C 的更寬泛工作溫度，這就是通常所謂的航空電子應用要求。
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此外，C6657 還可支持軟件定義無線電中最復雜的波形。VCP 與 VCP3d 加速器、內部共享存儲器（達 3MB）與接口帶寬可提供必要的高性能，能夠支持和生成眾多 SDR 應用中使用的最為復雜的波形。
雷達設計要求
現代雷達設計將信號處理功能整合在雷達系統的前端（激勵器／接收器），這其中可能包括波形生成、濾波、矩陣逆轉運算以及信號關聯。此外，雷達系統還需要進行數學函數運算，包括遞歸最小平方與平方根運算。許多設計人員都在基于 C 語言的處理器中實施了這些功能（采用定點十進制和／或浮點運算）。這些類型的設計可充分利用 TI C6657 中提供的小型雙定／浮點內核滿足系統需求。
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例如，在自適應陣列設計與標準空間收發器陣列處理 (STAP) 中，矩陣逆轉是一個重要因素。矩陣逆轉可根據雷達系統中使用的陣列規模，充分利用 C6657 DSP 提供的并行處理功能縮短時延，降低系統功耗。隨著系統中陣列規模的變大，所需浮點乘法也隨之提高。雷達系統設計人員最可行的設計方法是使用 DSP 和內部存儲器模塊實施這一功能。C6657 提供高達 40 GFLOP 的性能以及 3MB 的內部存儲器，是該應用的理想選擇。
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結論
TI C6657/55 DSP 將外設與處理功能進行完美整合，可為系統設計帶來眾多優勢，包括定點速率浮點性能、更高的系統靈活性以及更低的系統成本與功耗。器件上整合的外設可提供網絡連接 (EMAC)、支持 ECC 的高速存儲器接口、標準總線接口 (PCIe) 以及高速低時延點對點接口 (HyperLink)。該高級外設集可增強系統性能與可擴展性，再加上高集成度，可進一步降低系統成本。在需要運行雷達、SDR 以及航空電子應用要求的復雜計算密集型算法時，C6657/55 整合定浮點的數字性能可提供得天獨厚的優勢。
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總而言之，TI C6657/55 DSP 不但可為任務關鍵型應用提供優異的 SWaP 性能，同時還可為整體系統縮減芯片數量與板級空間。