德州儀器 (TI) 于上世紀 70 年代推出了微控制器 (MCU)，并已在眾多的平臺中運用了此項技術，包括超低功耗 MSP430? MCU 產品系列。MSP430 MCU 十多年來一直是業界超低功耗技術的領先者，而且每一代新型架構皆專注于創造全新的功耗與效率指標記錄。

　　MSP430 架構業已提供了僅在需要時才喚醒的智能外設、允許 MCU 內部的模塊以不同頻率運作的靈活定時、以及先進的電源管理技術等，這些只是其諸多創新成果中的幾個而已。雖然貴為業界領袖，但 TI 并未因此沾沾自喜固步自封，而是一如既往地投入巨資不斷地開發最先進的超低功耗技術。

　　憑借“金剛狼 (Wolverine)”MCU 平臺(因其運用了激進的節能技術而擁有了這一代號)，TI 創立了下一代 MSP430 架構(見圖 1)。這款新型平臺將 MCU 的功率與能源消耗銳減了一半以上，從而使超低功耗性能邁上了一個新臺階。

　　* 據美國史密森研究所 (Smithsonian Institution) 提供的資料。

　　圖 1：憑借“金剛狼”MCU 平臺(因其運用了激進的節能技術而擁有了這一代號)，TI 創建了下一代 MSP430 架構，其將 MCU 的功率與能源消耗銳減了一半以上，從而使超低功耗性能邁上了一個新臺階。

　　· 運行模式功耗低至 100μA/MHz

　　· 待機流耗低于 400 nA(RTC 和欠壓保護模式)

　　· FRAM 每位能耗下降了 250 倍

　　· 可在不到 7μs 的時間里從待機模式喚醒至運行模式

　　TI“金剛狼”平臺之所以實現了引人注目的功耗性能提升，憑借的是其新型 130 nm 超低漏電 (ULL) 工藝技術、集成型低功耗非易失性存儲器以及利用先進的電源管理與高精度低功耗模擬組件得以增強的 MSP430 原生優勢。

　　130 nm 超低漏電 (ULL) 工藝技術

　　鑒于超低功耗器件有 99.9% 的時間都處于待機模式，因此在較小的工藝幾何尺寸下，漏電流便成為了決定功率效率的一個關鍵因素。低功耗設計的挑戰源于晶體管漏電流的指數性增加(因柵極長度的不斷縮減及柵極氧化物所致)。

　　漏電流基于電子在節點之間必須移動的距離，而隨著這個距離的不斷縮小，電子在節點之間的泄放越來越容易。以基于 25 nm 或 45 nm 工藝的 PC 用高性能微處理器 (MPU) 為例，其必須使用特殊的材料來控制漏電。對于 MCU，漏電流從 180 nm CMOS 工藝節點開始變成了一個重要的考慮因素。

　　通過其在 65 nm、45 nm 和 28 nm 工藝節點上設計的 GHz 智能手機處理器和數字信號處理器 (DSP)，TI 對于較小工藝節點下的漏電流了如指掌，而且 TI 的工程師們把學到的有關這些較小工藝幾何尺寸下的漏電流特性的知識，全部都應用到了“金剛狼”的 130 nm 工藝中。

　　歷史上，MCU 設計人員往往將其創新的著重點放在提高性能和密度上。自 1965 年以來，摩爾定律 (Moore’s Law) 一直在推動著晶體管和芯片性能的提升。雖然這種改進的步伐在過去的 10 年間有所放緩，但工藝技術每 18 個月將性能提升一倍的歷史，已經有 30 多年了。

　　就 130 nm“金剛狼”平臺而言，TI 通過專為提升功率效率而設計，并針對較低漏電流和其他硅工藝固有特性而優化的電路，恢復了摩爾定律在改善功耗(而非性能)指標方面的作用。盡管沒有像采用傳統方法時那樣將性能提升一倍，但 TI 卻代之以功耗的減半(也就是將功耗指標改善了一倍)，同時保持了現今 MSP430 MCU 架構的高性能。

　　結果，與其他 130 nm CMOS 工藝相比，各個晶體管的最小漏電流將至少減低10 倍，而運行功耗則總體下降了 15%(圖 2)。

　　圖 2：采用低漏電法雖未提高性能，卻可以保持低的功率損失，同時充分利用工藝尺寸縮小帶來的運行功耗下降優勢。結果是：漏電流減低 10 倍，而運行功耗總體下降了 15%。