對于FPGA調試，主要以Intel FPGA為例，在win10 Quartus ii 17.0環境下進行仿真和調試，開發板類型EP4CE15F17。主要包括一下幾個部分：

　　- FPGA的調試-虛擬JTAG（Virtual JTAG）

　　- FPGA的調試-在線存儲器內容編輯工具（In-system Memory Content Editor）

　　- FPGA的調試-內嵌邏輯分析儀（SignalTap）

　　- FPGA的調試-LogicLock

　　- FPGA的調試-調試設計的指導原則

　　上述內容主要參考《通信IC設計》，有興趣的可以自己購買書籍進行研讀。

　　調試設計的指導原則

　　對于FPGA的調試而言，無論是Altera還是Xilinx等產商的器件。均需要遵循以下幾個原則：

　　1）提前選擇片上調試方案，并規劃存儲器和邏輯要求，確定I/O引腳連接和電路板連接方式。

　　2）使用SignalTap II/Chipscope這一類嵌入式邏輯分析儀進行調試時，需要保留一定的內部存儲資源，以便大量存儲采集數據。

　　3）如果使用嵌入式邏輯分析儀、邏輯分析儀接口、在線存儲器內容編輯、虛擬JTAG宏等功能，就需要在西永和電路板的規劃中專門設計對應的JTAG接口資源。

　　4）要使用虛擬JTAG宏功能來實現定制調試的應用，需要在HDL代碼中對其例化，作為設計過程中的一部分。很多高級的調試功能都要用到JTAG HUB功能，如多個邏輯觀測實體或者虛擬JTAG等，因此在FPGA資源規劃時，需要專門保留一定的邏輯資源，用于實現該功能。

　　5）要逐漸使用調試工具，減少編譯時間，開啟漸進式編譯，這樣就不必重新編譯設計來更改調試工具。

　　6）確保電路板能支持調試模式，在此模式下調試信號不影響系統運行。

　　7）保留I/O引腳，以便于通過邏輯分析儀接口或者額外的信號引腳進行調試。這樣就不必在以后為了適應調試信號而更改設計或者電路板。

　　8）按照外部邏輯分析儀或者混合信號示波器的要求來整合調試引腳頭或者Mictor接頭。