（文章來源：21ic）

可編程邏輯器件（PLD,Programmable Logic Device）的靈活性一直受到電子工程師的喜愛，但在各種移動式消費類電子產品市場仍然是ASIC芯片的天地。有幾個原因阻礙著CPLD器件進入移動設備市場，尤其是各種基于電池供電的手持設備。一是其高昂的價格，二是其巨大的功耗，還有一個因素是CPLD器件的工作頻率。同樣規模的CPLD和ASIC,CPLD的最大工作頻率往往低于專門設計的ASIC芯片。

基于這種情況美國萊迪思半導體有限公司推出了ispMACH4000Z系列器件。該器件突破了CPLD器件進軍移動式消費類電子產品市場所遇到的價格和速度門檻。IspMACH4000Z（In-System Programmable Macro Array CMOS Hight-densigy）系列器件的推出標志著萊迪思公司的第三代BFW（SuperBig,SuperFast,SuperWide）器件的面世。該系列器件的最高工作頻率可達400MHz,完全能滿足大部分當代消費類電子產品的高速應用場合。

CPLD主要是由可編程邏輯宏單元（MC,Macro Cell）圍繞中心的可編程互連矩陣單元組成。其中MC結構較復雜，并具有復雜的I/O單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由于CPLD內部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。

第一組應用介紹了CPLD所勝任的功能。雖然這些功能不是專門針對降低功耗的，但是，利用低功耗CPLD來實現這些功能對功耗有積極的影響。例如，一個常見的CPLD功能是合并分立邏輯。這可以節省PCB空間，降低材料（BOM）成本，并減小總體功耗。下面討論一些常見的通用CPLD應用。

I/O是 input/output的縮寫，即輸入輸出端口。每個設備都會有一個專用的I/O地址，用來處理自己的輸入輸出信息。CPU與外部設備、存儲器的連接和數據交換都需要通過接口設備來實現，前者被稱為I/O接口，而后者則被稱為存儲器接口。存儲器通常在CPU的同步控制下工作，接口電路比較簡單；而I/O設備品種繁多，其相應的接口電路也各不相同，因此，習慣上說到接口只是指I/O接口。

雖然上述例子采用的是微控制器，但同樣也適用于采用ASSP和ASIC的情況。例如，很多設計人員發現用小規模ASIC通過串口來驅動CPLD這種方案的成本要比具有相同I/O能力的大規模ASIC方案低得多。

過去，人們認為“可編程邏輯”并不意味著“低功耗”。不過，零功耗CPLD的出現改變了這一觀點，這一技術使得低功耗電子產品設計人員能夠充分利用可編程邏輯的諸多優勢?，F在，除了具備CPLD在一般應用中已得到認可的杰出性能外，零功耗CPLD還能夠降低便攜式產品的總功耗。

橋接（Bridging），是指依據OSI網絡模型的鏈路層的地址，對網絡數據包進行轉發的過程。 是工作在osi的第二層的。一般的交換機，網橋就有橋接作用。就交換機來說，本身有一個端口與mac的映射表，通過這些，隔離了沖突域（collision）。 簡單的說就是通過網橋可以把兩個不同的物理局域網連接起來，是一種在鏈路層實現局域網互連的存儲轉發設備。網橋從一個局域網接收MAC幀，拆封、校對、校驗之后 ,按另一個局域網的格式重新組裝，發往它的物理層。

便攜式應用設計人員經常需要連接具有不同I/O接口的器件。這一功能被稱為橋接，因為CPLD被用來構成不同接口之間的“橋”。采用CPLD來橋接兩種不同的串口：I2C和SPI。該設計可以在Altera MAX IIZ EPM240Z CPLD中實現，使用約43％的可用邏輯和6個I/O引腳。

MAX IIZ CPLD是一種可實現超低待機功耗的零功耗CPLD。例如，EPM240Z器件在待機時僅消耗29μA電流。不過，為達到絕對最低功耗，理想的狀態是器件在不工作時不消耗能量。令人吃驚的是，這確實可以做到，因為與傳統的宏單元CPLD不同，MAX IIZ器件具有內部振蕩器，可實現自動關斷功能。

可以把很多系統功能從耗電的大型主系統處理器中卸載到節電的小型CPLD中。大量的系統“管理”功能必須周期性地完成。在下面的例子中，系統處理器可保持在節能模式，而低功耗MAX IIZ CPLD利用其內部振蕩器來周期性地執行任務。如果需要的話，MAX IIZ CPLD的內部振蕩器可與外部振蕩器進行校準。校準后，外部振蕩器關斷，以進一步降低功耗。

監控系統狀態：CPLD周期性地檢查系統狀態。如果一切正常，則繼續保持關斷，但如果出現問題，則CPLD記錄下問題并喚醒主處理器。驅動藍牙LED：在很多便攜式應用中，驅動藍牙LED對于CPLD而言是非常普遍的應用。替代方案需要喚醒主處理器以及足夠的其它系統部件才能實現這一功能，相比采用CPLD要消耗更多的能量。監控電池電量：當主處理器保持待機時，CPLD周期性地讀取電池電量。如果電源降到規定的電壓以下，則CPLD喚醒主處理器，隨即系統正常關斷。

過去，低功耗便攜產品設計人員并不能充分利用可編程邏輯的諸多優勢。不過，待機電流只有幾微安的零功耗CPLD的出現使得可編程器件成為低功耗設計人員可以選用的器件。
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