1 引言

現場可編程門陣列FPGA是一種由用戶實現芯片功能的器件，用戶在設計完成之后可以進行功能仿真，也可以現場編程進行驗證，有利于及早發現問題，完善設計，具有極大的靈活性和通用性。可編程器件在電子系統設計中的應用日益增多，地位也越來越重要。隨著規模的不斷擴大，速度和性能不斷提高，一個電子系統的大部分電路，如：控制電路、邏輯電路、接口電路、運算電路等都可以由一片可編程器件實現。

在日常生活生產中，經常需要傳輸低速的數據信號，供現場監測、實施控制等需要信息傳輸的環境使用。由于可使用的無線頻率資源有限，通常需要采用有線方式傳輸數字信號。因此有必要研究數字信號在基帶系統中遠程傳輸的問題。在參考文獻中，作者通過仿真，探討了數字信號通過基帶系統遠程傳輸的可行性，提出在發送端和接收端對信號進行濾波和放大的解決方案。在信號實際傳輸過程中，還受許多條件的約束，如：為了方便接收端提取位定時信息，需要對基帶信號編碼，選擇合適的傳輸碼型；受有線信道傳輸特性的影響，基帶信號不應含有較多的高頻和低頻成分；為了減小噪聲對有用信號的干擾，需要采取差錯控制技術；為減小碼間干擾，提高頻帶利用率，需要采用頻譜變換技術等。

針對低速數字信號的基帶傳輸問題，在理論分析、構建模型的基礎上，對其中的數字濾波環節，采用MAXPLUS??軟件編程，對FPGA的硬件結構和工作方式進行重構來實現，配合MAX7000S系列的FPGA芯片實現中遠程基帶傳輸。

2 發送單元設計

原始的數字信源中會出現長時間的連“0”符號，若直接傳輸，接收端定時恢復系統難以保證收定時信號的準確性，從獲取定時信息等角度考慮，需要將原始的信息符號編制成適合于傳輸用的碼型。編碼后的信號電平為TTL電平，不適合遠距離傳輸，需要放大后發送。

采用矩形脈沖傳輸數字信源，它的功率譜的高、低頻分量都非常豐富，具有這樣特點的信號在有線信道中傳輸會產生嚴重畸變。此外，在數字信號遠程傳輸時，還需要盡可能地提高頻帶利用率，降低碼間干擾。從這些角度考慮，采用雙二進制編碼來改變傳輸信號的頻譜結構，提高抗碼間干擾的能力。在實際設計中，采用應用得最廣的第Ⅳ類部分響應波形。

綜合考慮上述因素，基帶信號發送端的組成結構如圖1所示。采用基于MAXPLUSⅡ10.1軟件平臺的Verilog-HDL硬件描述語言來設計編碼、裝幀和雙二進制編碼模塊。

2.1 線路碼編碼及幀結構設計

基帶信號傳輸碼型種類繁多，其中，雙相碼以其編譯碼簡單、定時信息豐富等特點在本地局域網中得到廣泛應用，結合低速數據傳輸的前提，選擇雙相碼作為線路碼型。雙相碼又稱Manchester碼，它的編碼規則是：0固定地用“01”（0相位波形）表示，1固定地用“10”（π相位波形）表示，或反之，是1B2B碼。

基于Verilog-HDL語言對雙相碼編碼建模。根據編碼原理可以看到：對于“0”，它的第一位編碼是“0”，第二位編碼為“1”；而對于“1”，它的第一位編碼為“1”，第二位編碼為“0”。這樣，我們只要設置一個相位時鐘phase，在其一個周期內完成雙相位編碼：在phase 的“1”半周，總是輸出信碼的原碼；在“0”半周總是對原碼取非后輸出。

phase是經主時鐘clk二分頻得到的相位脈沖；codein為信碼輸入，時鐘頻率與phase相同；enc_data為編碼輸出。

在接收端對雙相碼解調時，需要提供分組信息，以便于同步接收；為減小噪聲對信碼的影響，需要進行差錯控制編碼，使碼組具有一定的糾檢錯能力，等。因此在發送端需要進行幀結構設計。本設計模塊中每一幀由同步頭（3bit）、信息位（16bit）、奇偶校驗位（1bit）構成，總計20bit，用于低速數據傳輸。為了使信息碼與同步碼有所區別，選擇“111”作為同步碼。因為雙相碼的編碼效率是50%，所以16位信息位傳遞的原始信碼位數是8位。校驗方式采用偶校驗。采用軟件編程實現。編碼及成幀的仿真波形如圖2所示［4］。圖中codein是原始信碼，enc_data為線路碼，Frame為組幀后的結果。從圖中可以看出，原始信碼的一個碼段“00010111…”編碼后的結果為“0101011001101010…”，碼速率是原始信碼碼速率的2倍，這一碼段附加幀頭和奇偶校驗位成幀后為“11101010110011010100…”。

2.2 雙二進制編碼

雙二進制編碼包括預編碼和相關編碼兩個部分。

2.2.1預編碼器

模2運算。預編碼器實現的邏輯運算功能，采用一個異或邏輯單元和兩個D觸發器做延時單元即可實現。如圖3所示。

這一單元在MAXPLUSⅡ軟件平臺下采用圖形編輯法實現。

2.2.2相關編碼器

采用TL082集成運算放大器及電阻、電容構成減法電路，預編碼器輸出的作為減法器的輸入端，實現相關編碼運算，形成輸出信號，它的脈沖為雙極性，大小相等。輸出信號通過低通濾波、功率放大之后發送。

3 接收單元設計

接收單元的作用與發送單元相反，它從接收到的信號中恢復出發送的數字信號。

接收端對接收到的信號，進行二階有源帶通濾波、放大之后，再進行判決。由于在設計中數字信號采用單極性波形傳輸，因此相關編碼器的輸出序列 有三種可能的邏輯值： 和0。接收端的判決規則是： 判為1，0判為0。根據這一特點，在實際設計中先對濾波放大后的信號進行全波整流，然后再進行抽樣判決，從而簡化接收電路。

接收端的位定時信息由基于FPGA的數字鎖相環提取。FPGA在數字鎖相環的設計上存在復雜的時序配合，因此將鎖相環各部分的功能分成4個模塊：鑒相器、K模可逆計數器、脈沖加減計數器和N分頻器，分別實現。DPLL的主要功能模塊見圖4。

異或鑒相器默認的鎖定相位是與輸入信號相位相差90°的時鐘信號，而位同步時鐘的一個周期恰好和最小的一個碼元長度相等，故將本地產生的估算信號在進行異或鑒相之前進行分頻，使其半個周期的長度恰好與一個碼元寬度相等。當本地估算信號的上升沿恰好與輸入碼流的跳變沿相對，即是正確的位同步時鐘時，輸入碼流與分頻后的信號進行異或后產生占空比為1：1的方波。當本地估算信號超前于輸入碼流時，鑒相輸出在一個周期內0比1多；否則1比0多；由此可以判斷相位的超前和滯后。

K模可逆計數器構成環路濾波器，在環路中對輸入噪聲起抑制作用。它對鑒相器輸出信號進行可逆計數，當計數結果達到一定值時，便輸出增、扣脈沖信號，控制DCO對相位進行調整。

加減脈沖控制器和除N計數器構成數控振蕩器。脈沖加減電路通過“增”脈沖或“扣”脈沖實現了對輸入信號頻率和相位的跟蹤和調整，最終使輸出信號鎖定在輸入信號的頻率和相位上。除N計數器對脈沖加減電路的輸出再進行N分頻，得到本地估算信號。

對采用Verilog-HDL語言建模的鎖相環提取位定時程序進行編譯和仿真，仿真波形如圖5所示。

由上面的仿真波形可以看出，開始時輸入碼流flow的跳變沿與本地估算信號cout的上升沿沒有對齊，未實現相位鎖定。根據鑒相器輸出的相位差dnup判斷，在一段時間內0比1出現的次數多，由此說明本地估算信號的相位超前于輸入碼流的相位，通過環路濾波器后，產生1bit的扣脈沖信號（在圖中右側標出），使本地估算信號相位向后延時了1bit，從而達到了相位鎖定的目的。

以傳輸64 KHz的數字基帶信號為例，當環路鎖定時DCO的輸出頻率為512KHz，經過8分頻后可得位定時。

抽樣判決后得到的是組幀的線路碼，依據偶校驗規則，判斷幀內碼是否出錯，若無錯，對線路碼拆幀，去掉幀頭和校驗位，輸出信碼；若有錯，采取丟棄一幀的解決辦法。對于采樣、監測等對精度要求不高的低速數據傳輸場合，這種辦法可以滿足要求。

上述程序通過編譯，適配到EPM7128目標芯片，與外圍硬件電路配合，實現了數字信號遠程基帶傳輸問題。本系統理論傳輸距離可達10km，在實驗室條件下采用偽碼進行測試，傳輸線采用普通五類非屏蔽雙絞線，距離約300m時，恢復出的基帶信號波形與直連相同，證明采用編碼、抗碼間干擾及濾波放大等技術，較好地解決了遠程基帶傳輸問題。

4 小結

本設計的創新之處是：采用FPGA編程解決了數據通過中遠程基帶系統傳輸過程中的數字濾波問題，包括編碼、頻譜變換、位定時提取和譯碼等主要數字濾波環節。所設計的系統碼間干擾小，傳輸效果好。由于采用可編程器件提高了系統的集成度和可靠性，降低了功耗和成本，增強了系統的靈活性。系統中的單元模塊具有較好的通用性，可以作為基本單元電路移植到其他低速中遠程數據傳輸場合。

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