利用FPGA器件FLEX EP10K50芯片實(shí)現(xiàn)DDS電路的設(shè)計(jì)

直接數(shù)字頻率合成（Direct Digital Frequency Synthesis）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。目前各大芯片制造廠商都相繼推出采用先進(jìn)的CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片（其中應(yīng)用較為廣泛的是AD 公司的AD985X系列），為電路設(shè)計(jì)者提供了多種選擇。然而在某些場(chǎng)合，專用的DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的FPGA器件設(shè)計(jì)符合自己需要的DDS電路就是一個(gè)很好的解決方法。

1 DDS電路工作原理

圖1是DDS電路的基本原理框圖。DDS的工作原理是以數(shù)控振蕩的方式產(chǎn)生頻率、相位可控的正弦波。電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器（DAC）和低通濾波器（LPF）。

具體工作過程如下：每來一個(gè)時(shí)鐘脈沖fc，N位累加器將頻率控制數(shù)據(jù)M與相位寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至相位寄存器的輸入端。相位寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到累加器的輸入端，以使累加器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加；另一方面將這個(gè)值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路（圖1中的正弦查找表），幅度/相位轉(zhuǎn)換電路根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。

DDS輸出信號(hào)的頻率為：可見，通過設(shè)定相位累加器位數(shù)、頻率控制字和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS的頻率分辨率為：由于基準(zhǔn)時(shí)鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率，位數(shù)越多，分辨率越高。

2 利用FPGA設(shè)計(jì)DDS電路

在FPGA設(shè)計(jì)DDS電路時(shí)，相位累加器是DDS電路的一個(gè)關(guān)鍵部分，高效快速的累加器能提高DDS的性能。累加器可以利用FLEX器件的進(jìn)位鏈，同時(shí)結(jié)合流水處理措施得到快速高效的電路結(jié)構(gòu)。

相位/幅度轉(zhuǎn)換電路是DDS電路中的另一個(gè)關(guān)鍵部分，該電路通常采用ROM結(jié)構(gòu)，設(shè)計(jì)中面臨的主要問題就是資源的開銷。相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為ROM的地址輸入，然后通過查表和運(yùn)算，ROM就能輸出所需波形的數(shù)據(jù)。

在FPGA（Altera器件）中，ROM一般由EAB實(shí)現(xiàn)，并且ROM表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增，因此在滿足信號(hào)性能的前提下，如何減少資源的開銷就是一個(gè)重要的問題。在實(shí)際運(yùn)用中，相位/幅度轉(zhuǎn)換電路的主要問題在于ROM的大小（正弦波形存儲(chǔ)器的字節(jié)數(shù)決定了相位量化誤差，每個(gè)單元內(nèi)的比特?cái)?shù)決定了幅度量化誤差），因此設(shè)計(jì)時(shí)充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來減少ROM開銷?？紤]以下的優(yōu)化方式：余弦波信號(hào)對(duì)于直線成偶對(duì)稱，基于此可以將ROM表減少至原來的1/2，再利用左半周期內(nèi)，波形對(duì)于成奇對(duì)稱，進(jìn)一步將ROM表減至最初的1/4，因此可以通過一個(gè)正弦碼表的前1/4周期就可以變換得到正弦和余弦的整個(gè)周期碼表。這樣就節(jié)省了3/4的資源。DDS電路的電路結(jié)構(gòu)設(shè)計(jì)如圖2所示。

3 利用FLEX EP10K50實(shí)現(xiàn)DDS電路

EP10K50是Altera公司FLEX系列產(chǎn)品，EP10K50芯片的存儲(chǔ)單元有10個(gè)EBA塊組成，每個(gè)EBA塊的存儲(chǔ)容量為2048位，總存儲(chǔ)容量達(dá)到20480位。因此可以充分利用它的存儲(chǔ)容量來配置ROM表，從而實(shí)現(xiàn)相位/幅度轉(zhuǎn)換電路。在這里將存儲(chǔ)容量配置成兩個(gè)1024x8的ROM表，一個(gè)為正弦表，另一個(gè)為余弦表，實(shí)現(xiàn)一個(gè)累加器為10位的DDS電路，仿真結(jié)果如圖3。

上圖是DDS電路的MAX+PLUSⅡ波形仿真結(jié)果。其中累加器字長N=10。頻率控制字freq為H010，時(shí)鐘clk為10MHz，查找表的深度為10位，字寬為8位。out_s和out_c分別為DDS輸出的正弦和余弦信號(hào)。根據(jù)公式，輸出的正弦和余弦信號(hào)的頻率為：

為了便于調(diào)試設(shè)計(jì)電路，可以利用計(jì)算機(jī)高級(jí)語言將MAX+PLUSⅡ波形仿真結(jié)果轉(zhuǎn)換為波形曲線，在這里借助MAX+PLUSⅡ的表格文件（.tbl?）。在圖3的波形仿真結(jié)果中，在FILE菜單中選擇Creat Table Files，自動(dòng)生成dds.tbl文件。通過編寫一段Matlab程序，將clk、out_s和out_c引腳上的數(shù)據(jù)讀出，然后繪出DDS電路的仿真波形曲線，如圖4所示。

4 結(jié)論

利用FPGA實(shí)現(xiàn)DDS電路可以根據(jù)系統(tǒng)要求在控制方式、置頻速率等方面實(shí)現(xiàn)得更加靈活。隨著超大規(guī)模集成電路技術(shù)的飛速發(fā)展，DDS電路中關(guān)鍵的相位累加器和相位/幅度轉(zhuǎn)換電路在高性能的FPGA器件中得到解決，使設(shè)計(jì)者可以設(shè)計(jì)出符合自己性能需要的DDS電路。

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采用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成器設(shè)計(jì)

西安交通大學(xué)電信學(xué)院周俊峰陳濤摘要：介紹了Altera公司的即FPGA器件ACEXEPlK50的主要特點(diǎn)，給出了由ACEXEPlK50實(shí)現(xiàn)直接數(shù)字頻率合成的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和改進(jìn)優(yōu)化

2019-06-18 06:05:34

采用AD9858實(shí)現(xiàn)雷達(dá)信號(hào)源的應(yīng)用設(shè)計(jì)

2020-11-24 06:39:52

基FPGA Cyclone II_EP2C5 EP2C8的頻

基FPGA Cyclone II_EP2C5 EP2C8的頻率計(jì) 基FPGA_Cyclone_II_EP2C5/EP2C8的頻率計(jì) 功能描述：按４＊４鍵盤上的１，２，３．．．號(hào)按鍵可依次測(cè)出　25000000Hz　，12500000Hz ....的分

2008-11-30 12:17:01

DDS芯片AD9850實(shí)現(xiàn)跳頻應(yīng)用

介紹用自制小健盤(4X4)輸入所要求的榆出頻率值，用89C51單片微機(jī)控制直接數(shù)字頻率合成器DDS實(shí)現(xiàn)跳頻的過程、及單片橄機(jī)拉制系統(tǒng)的硬件結(jié)構(gòu)、軟件設(shè)計(jì)和采用DDS專用芯片AD

2008-12-05 14:23:52

基于FPGA的DDS調(diào)頻信號(hào)的研究與實(shí)現(xiàn)

本文從DDS 基本原理出發(fā)，利用FPGA 來實(shí)現(xiàn)DDS 調(diào)頻信號(hào)的產(chǎn)生，重點(diǎn)介紹了其原理和電路設(shè)計(jì)，并給出了FPGA 設(shè)計(jì)的仿真和實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明該設(shè)計(jì)是行之有效的。直接數(shù)字頻率

2009-06-26 17:29:09

用FPGA實(shí)現(xiàn)節(jié)點(diǎn)測(cè)試動(dòng)作群接口電路

本文用FPGA 設(shè)計(jì)并實(shí)現(xiàn)了JTAG（即節(jié)點(diǎn)測(cè)試動(dòng)作群）接口電路。首先介紹了JTAG 的定義和引腳的定義；闡述了JTAG 的結(jié)構(gòu)，特點(diǎn)和工作原理；然后在Altera FLEX10K100 系列芯片上完成了硬件

2009-07-08 15:18:15

用DDS技術(shù)設(shè)計(jì)HDTV選臺(tái)電路

用DDS技術(shù)設(shè)計(jì)HDTV選臺(tái)電路:首先闡述了直接數(shù)字式頻率合成DDS技術(shù)的基本原理，重點(diǎn)介紹了DDS單片集成電路AD9852的特點(diǎn)與功能，并利用它設(shè)計(jì)實(shí)現(xiàn)了一個(gè)HDTV選臺(tái)電路?！娟P(guān)鍵詞】

2009-08-21 22:33:43

一種中波DDS頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

在介紹DDS 芯片STEL-1479 和PIC16C73A 單片機(jī)的基礎(chǔ)上，設(shè)計(jì)了一種利用單片機(jī)控制DDS 芯片實(shí)現(xiàn)的中波頻率合成器。進(jìn)行了詳細(xì)的硬件和軟件設(shè)計(jì)，給出了具體的硬件電路及軟件流程。

2009-09-03 09:16:06

基于FPGA的OQPSK解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)軟件無線電的思想，以FPGA 器件為核心實(shí)現(xiàn)了OQPSK 的解調(diào)，大部分功能由FPGA 內(nèi)部資源來實(shí)現(xiàn)。整個(gè)設(shè)計(jì)以Altera 公司可編程邏輯芯片FLEX 10K 系列芯片為核心實(shí)現(xiàn)OQPSK 解調(diào)器，具有

2009-09-08 14:21:15

EP4CE10F17C8N,Cyclone IV FPGA設(shè)備,INTEL/ALTERA

EP4CE10F17C8N,Cyclone IV FPGA設(shè)備,INTEL/ALTERAEP4CE10F17C8N,Cyclone IV FPGA設(shè)備,INTEL

2023-02-20 17:00:57

EP4CE10F17I7N,Cyclone IV FPGA設(shè)備,INTEL/ALTERA

EP4CE10F17I7N,Cyclone IV FPGA設(shè)備,INTEL/ALTERAEP4CE10F17I7N,Cyclone IV FPGA設(shè)備,INTEL

2023-02-20 17:03:19

EP1M350F780I6N 可編程FPGA

、Arria? GX、Cyclone?、Cyclone II、FLEX? 10K(包括FLEX 10KE和FLEX 10KA)、Mercury?、Stratix?、Stra

2023-03-07 18:54:42

QPSK調(diào)制器的FPGA實(shí)現(xiàn)

提出了一種基于FPGA 實(shí)現(xiàn)QPSK 調(diào)制器的方法。以FPGA 實(shí)現(xiàn)DDS，通過對(duì)DDS 信號(hào)輸出相位的控制實(shí)現(xiàn)調(diào)相。仿真結(jié)果表明方案是可行的。

2009-12-18 11:57:08

基于FPGA的DDS信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的DDS信號(hào)源設(shè)計(jì)與實(shí)現(xiàn) 利用DDS和 FPGA 技術(shù)設(shè)計(jì)一種信號(hào)發(fā)生器.介紹了該信號(hào)發(fā)生器的工作原理、設(shè)計(jì)思路及實(shí)現(xiàn)方法.在 FPGA 器件上實(shí)現(xiàn)了基于 DDS技

2010-02-11 08:48:05

223

基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)

直接數(shù)字頻率合成是一種新的頻率合成技術(shù)，介紹了利用Altera的FPGA器件實(shí)現(xiàn)直接數(shù)字頻率合成器的工作原理和電路設(shè)計(jì)方法，并利用FLEX器件實(shí)現(xiàn)了DDS電路。

2010-08-09 15:02:25

基于CPLD集成芯片FLEX6016實(shí)現(xiàn)DDS技術(shù)的任意波形

討論了DDS 技術(shù)的基本組成結(jié)構(gòu)、工作原理和特點(diǎn)，并給出對(duì)DDS 技術(shù)相關(guān)的頻譜雜散性改善方法，介紹了FLEX6016 器件，并詳細(xì)討論了FLEX6016器件在DDS 技術(shù)實(shí)現(xiàn)時(shí)具體應(yīng)用中所涉

2010-08-13 17:27:31

利用FPGA實(shí)現(xiàn)多路話音/數(shù)據(jù)復(fù)接設(shè)備

摘要：本文利用FPGA完成了8路同步話音及16路異步數(shù)據(jù)的復(fù)接與分接過程，并且實(shí)現(xiàn)了復(fù)接前的幀同步捕獲和利用DDS對(duì)時(shí)鐘源進(jìn)行分頻得到所需時(shí)鐘的過程。該設(shè)計(jì)

2009-06-20 13:38:43

565

基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)和實(shí)現(xiàn)

摘要：介紹了利用Altera的FPGA器件（ACEX EP1K50）實(shí)現(xiàn)直接數(shù)字頻率合成器的工作原理、設(shè)計(jì)思想、電路結(jié)構(gòu)和改進(jìn)優(yōu)化方法。關(guān)鍵詞：直接數(shù)字

2009-06-20 13:53:19

603

數(shù)字頻率合成器的FPGA實(shí)現(xiàn)

摘要：介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點(diǎn)，給出了用ACEX 1K系列器件EP1K10TC144－1實(shí)現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和仿真結(jié)

2009-06-20 14:02:25

844

基于DSP Builder的DDS設(shè)計(jì)及其FPGA實(shí)現(xiàn)

基于DSP Builder的DDS設(shè)計(jì)及其FPGA實(shí)現(xiàn) 　直接數(shù)字合成器，是采用數(shù)字技術(shù)的一種新型頻率合成技術(shù)，他通過控制頻率、相位增量的步長，產(chǎn)生各種不同頻率的信號(hào)。他具

2010-01-14 09:43:55

1292

基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn)

基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn) 　0 引言　　1971 年，美國學(xué)者J.Tierncy.C.M.Rader 和B. Gold 應(yīng)用全數(shù)字技術(shù)，從相位概念出發(fā)給出了直接合成波形的

2010-01-20 11:23:13

1302

基于FPGA的DDS勵(lì)磁恒流源設(shè)計(jì)

文中提出一種基于FPGA的DDS信號(hào)發(fā)生器。信號(hào)發(fā)生電路采用直接數(shù)字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth-esis)。它是以全數(shù)字技術(shù)，從相位概念出發(fā)，直接合成所需波形的一種新的

2011-07-16 10:24:22

1678

DDS實(shí)現(xiàn)MSK信號(hào)調(diào)制

討論一種基于DSP系統(tǒng)，利用FPGA設(shè)計(jì)接口通過DDS芯片產(chǎn)生MSK調(diào)制的方法，使用該方案的硬件電路簡潔且易于實(shí)現(xiàn)調(diào)制器的小型化。

2012-02-09 15:14:46

基于FPGA的DDS雜散分析及抑制方法

首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)

2012-11-26 16:23:32

LB0 FPGA試驗(yàn)平臺(tái)介紹

，LB0 以ALTERA 公司的CycloneⅢ系列FPGA EP3C10E144C8 為核心器件，板載串行配置芯片EPCS4、 32M 的SDRAM 以及50M晶振，板上接口豐富。

2015-12-24 18:32:39

LB0 FPGA實(shí)驗(yàn)平臺(tái)電路原理圖

LB0 以ALTERA 公司的CycloneⅢ系列FPGA EP3C10E144C8 為核心器件，板載串行配置芯片EPCS4、 32M 的SDRAM 以及50M晶振，板上接口豐富。電路原理圖

2015-12-24 18:33:04

基于FPGA的DDS設(shè)計(jì)

利用現(xiàn)場(chǎng)可編程門陣列（FPGA）設(shè)計(jì)并實(shí)現(xiàn)直接數(shù)字頻率合成器（DDS）。結(jié)合DDS 的結(jié)構(gòu)和原理，給出系統(tǒng)設(shè)計(jì)方法，并推導(dǎo)得到參考頻率與輸出頻率間的關(guān)系。DDS 具有高穩(wěn)定度，高分辨率和高轉(zhuǎn)換速度，同時(shí)利用Altera 公司FPGA 內(nèi)的Nios 軟核設(shè)置和顯示輸出頻率，方便且集成度高。

2016-04-01 16:14:19

基于DDS技術(shù)的MSK調(diào)制

針對(duì)常規(guī)的MSK調(diào)制電路存在的不足，利用DDS原理進(jìn)行 MSK調(diào)制選用DDS專用芯片AD9850 和DSP芯片TMS320C6711B組成調(diào)制電路，此調(diào)制電路所用元器件數(shù)較少，可與共他部分電路公用DSP芯片，繃率分辮率達(dá)到。.03Hz.試臉表明，用此調(diào)制電路能得到較德定的MSK調(diào)制波形.

2016-10-25 18:04:42

DDS多波信號(hào)發(fā)生器的實(shí)現(xiàn)

詳細(xì)介紹了直接數(shù)字頻率合成器（DDS）的工作原理、基本結(jié)構(gòu)。在參考DDS 相關(guān)文獻(xiàn)的基礎(chǔ)上，提出了符合結(jié)構(gòu)的DDS 設(shè)計(jì)方案，利用DDS 技術(shù)設(shè)計(jì)了一種高頻率精度的多波形信號(hào)發(fā)生器，此設(shè)計(jì)基于可編程邏輯器件FPGA，采用Max+PlusⅡ開發(fā)平臺(tái)，由Verilog_HDL 編程實(shí)現(xiàn)。

2016-11-22 14:35:13

基于FPGA的三相正弦DDS電路的設(shè)計(jì)與實(shí)現(xiàn)

頻率分辨率、對(duì)硬件要求低、可編程全數(shù)字化便于單片集成、有利于降低成本、提高可靠性并便于生產(chǎn)等優(yōu)點(diǎn)。本文根據(jù)實(shí)際需要，設(shè)計(jì)出符合特定需要的三相正弦DDS電路，通過實(shí)驗(yàn)證明，利用FPGA合成DDS是一個(gè)較好的解決方法，具有良好的實(shí)用性和靈活性。

2017-11-23 11:28:45

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基于FPGA器件EPXA10實(shí)現(xiàn)MPEG-2傳輸流解復(fù)用器的設(shè)計(jì)

）及嵌入式處理器（ARM）于單片可編程邏輯器件上，實(shí)現(xiàn)了RISC和FPGA的完美結(jié)合。本文使用EPXA10芯片，利用片上的ARM微處理器對(duì)MPEG-2傳輸流進(jìn)行解碼，得到必要的解碼參數(shù)，實(shí)現(xiàn)了將傳輸流分成視頻流和音頻流的解復(fù)用。

2020-01-15 08:08:00

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