（來源：微計算機信息，作者：曹海源，張 璽，孫 斌，王淑云）

1、引言

針對部隊各類激光測距機的維修保障，我所研制出了一套便攜式激光測距機電路檢測儀，能實現對 85手持式、 88式、88對海式等五類激光測距機電路系統的快速檢測和維修指導，極大地提高了維修效率。由于要完成對光信號的接收和處理，測距機的電路系統涉及到許多窄脈寬信號，而且具有嚴格的信號時序。其中的 AGC信號、觸發信號等脈寬均只有幾十個 uS，主波和回波信號的脈寬均只有 1～2uS，信號時間間隔精確到 nS級，為信號檢測增加了難度；同時，電路系統的控制信號繁多，各類裝備的接口各異，這些都為檢修儀的設計提出了挑戰，僅采用傳統的單片機和常規 IC難以實現。隨著大規模集成電路技術的飛速發展，CPLD和 FPGA等可編程邏輯器件在結構、工藝、集成度、功能、速度和靈活性等方面都有了很大的改進和提高，從而為高效率、高質量、靈活地設計嵌入式單片機系統提供了可能。可編程邏輯器件的加密功能也使產品開發者的權利得到保障。因此，本文基于FPGA邏輯器件設計了激光測距機的電路檢測系統。

2、檢測系統硬件組成 脈沖信號

通信MCU 數據采集處理

如圖 1所示，檢測系統由 MCU數據處理、 FPGA及其配置器件、被測信號調理、激勵信號驅動適配、液晶顯示等功能模塊組成。其工作原理是： MCU根據用戶操作向 FPGA發送測試相應命令， FPGA模塊產生激勵信號，為被測電路提供工作時序，采集電路信號測量其特征參量，并將測試結果傳送給 MCU，MCU處理測量結果，進行故障分析判斷，并在液晶屏上實時顯示測試波形和數據信息。可見， FPGA是整個檢測系統的關鍵部分，整合了與 MCU的通信、測試命令的解釋及決策、測試激勵信號的產生和輸入信號檢測等功能。

通過對檢測對象中所有被測信號的分析，根據測試功能、處理速度和芯片容量的需求，本檢測系統中FPGA芯片選用 ALTERA公司Cyclone系列的EP1C3T144。該器件采用 0.13um工藝制造、TPFQ封裝，擁有104個I/O口和2910個邏輯單元，可直接由外部晶振提供 100MHz的時鐘輸入，也可經片內 PLL倍頻，工作在更高的頻率。采用 Verilog HDL硬件描述語言來實現 FPGA各功能模塊，然后通過 EDA開發平臺，對設計文件進行邏輯編譯、邏輯化簡、綜合及優化、邏輯布局布線、邏輯仿真，最后對 FPGA芯片進行編程，實現系統的設計要求。FPGA的配置采用了專用配置芯片 EPCS1，用 ByteBlaster II對其進行下載編程。

3、 FPGA功能模塊劃分及實現

在 FPGA的功能實現上，首先構建整體方案，然后劃分功能模塊，再針對每個功能模塊進行編程、波形仿真，最后進行整體功能的仿真和實驗測試。根據上節分析，可將 FPGA的作用分成 SPI通信接口、命令解釋與決策、時鐘分頻、激勵信號產生、電路信號測試等功能模塊，如圖 2所示。

3.1 SPI通信接口的實現

SPI接口是一個同步、全雙工串行接口，最大數據位速率為時鐘速率的1/8，只要遵循同一時刻只有一個主機和從機通信的原則，在同一條總線上可以有多個主機和從機。SPI口因接口簡潔擴展方便等優良特性，廣泛應用于串行存儲器（如DataFlash、3線 E 2PROM）、串行外設（如ADC、DAC、LCD控制器、CAN控制器）和外部協處理器中。

在第三方軟件 Altera SOPC Builder中可直接定制 SPI接口的 IP核，在本系統中采用 Verilog HDL來描述實現。 在設計中，MCU作為 SPI通信的主機，FPGA的SPI接口作為從機。SPI口有四種不同的數據傳輸格式的時序，這里通過設置 SPCR寄存器選擇CPOL=0、CPHA=0模式，以下是其實現代碼：

always @（posedge sck or posedge cs）

begin:chy

integer i;

if（cs） begin data=0;i=0;miso=1”b’Z; end

else begin

if（sck）

begin

data= data《《1;

data= data+mosi;

miso=（send_data》》（7-i））& 8‘h01;

i=i+1;

if（i==8） begin

rev_byte= data;

end end end end

3.2時鐘分頻的實現

Verilog HDL所描述的所有組合邏輯或時序邏輯電路的功能都是在各自輸入時鐘的節拍下工作的，而對于不同的功能模塊，因其電路精度要求不同對輸入時鐘的要求也不同，時鐘頻率越低，對 FPGA綜合、布局布線的要求也越低，所設計出的電路也越穩定。在本設計中，系統時鐘由外部 100MHz晶振提供，系統內部模塊要用到的時鐘有 100MHz、1MHz、 1KHz、10Hz和 1Hz五種，由計數器分頻實現，限于篇幅不詳述。

3.3命令解釋與決策的實現 FPGA要完成與 MCU的數據交換，又要指揮各測試模塊對指定通道信號的特定參量的測試，還要執行成百上千組時序信號激勵和開關量信號激勵，任務錯綜復雜，需要一個對命令的解釋和決策執行機制。在具體實現上，首先對 MCU的命令號進行區間劃分，決策模塊收到從 SPI接口模塊的命令后，判斷命令的類別，分別針對握手聯絡命令、復位命令、測試命令（包括通道號、測試指標、時鐘輸入的選擇）、激勵發生命令（包括通道號、時序信息）、發送測試結果命令（通過 SPI接口將測試結果發送給MCU）等去觸發相應 FPGA內部模塊動作。

3.4信號測試的實現

信號測試功能包括對輸入信號的脈寬測試、周期測試、特殊類型信號的測試等內容，限于篇幅，下面對比較典型的脈寬測試進行闡述。例如對于負脈沖信號，測試其脈寬即是測量其在某時段低電平的維持時間，可以通過計算時標信號的個數來實現。設時標信號周期為Ts，時標個數為N，則脈寬為W=Ts*N，其主要部分是計數功能，并將得到的數予以鎖存。計數模塊與鎖存模塊由控制信號發生模塊控制，其邏輯框圖如圖 3所示。

其中 CLKX為被測脈沖，CLK為時標信號，RST為系統復位信號，WIDTH為脈寬計算結果。圖中有三個控制信號：計數允許信號CNT_EN、計數清零信號 CNT_CLR和鎖存信號LOAD，分別控制計數模塊和鎖存模塊。

在實際測試中發現，由于外界干擾的影響，在被測信號出現正常脈沖前會出現多個窄帶

干擾脈沖，這個脈沖的短暫低電平會讓計數模塊產生誤動作，從而得出錯誤的計算結果。本文采取前級窄帶脈沖過濾的方法，有效地消除了外界的干擾。其具體做法是外加一個計數模塊判斷輸入信號的低電平時間是否超過一定門限，超過則觸發其后的控制信號發生模塊動作，否則不觸發。 值得注意的是在后面的計數模塊里要加上前級的門限值。

3.5激勵信號的實現

檢測系統所要產生的激勵信號包括時序信號和開關量信號，時序信號的產生相對復雜，其實現機理如圖 4所示。其中，START是啟動信號，控制時序產生模塊的啟動與停止；EX_SYNC是外同步信號，在某些場合下，時序信號的產生需要與外界信號的同步，此信號用于控制信號發生的時基；計數模塊負責在 CNT_EN和 CNT_CLR等控制信號下計數，實時觸發相應的時序序列輸出；LOCK信號用于鎖定末態時序序列的狀態。

4、設計中應注意的問題及解決辦法

4.1電源干擾

檢測電路，尤其是高精度測頻、測脈寬的 FPGA電路，電源部分性能起著舉足輕重的作用。電源一般由 220V交流經變壓、整流后獲得，為防止引入交變干擾，需要對其進行加去耦電容和屏蔽處理。由于在設計時對電源、地線的考慮不周而引起的干擾也會使 FPGA測試性能的下降，甚至影響到功能的實現。為此在設計整機印制板時要盡量增加電源和地線的寬度，最好是地線比電源線寬。它們的寬度關系是：地線最寬，電源線次之，信號線最窄。在每個集成電路電源處加一個去耦電容，每個電解電容邊上都要加一個小的高頻旁路電容。另外本系統在檢驗中發現，由于在測試中整機電流的突然增大，會使 FPGA復位芯片的電壓產生抖動，進而引起 FPGA的復位動作，最后采取在 FPGA的 3.3V端并接一個 470uF的電容的方法解決了此問題。

4.2數模互擾

由于整個系統是由數字電路和模擬電路混合構成的，在布線時需要考慮它們之間互相干擾的問題，特別是地線上的噪聲干擾。數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線應盡可能遠離敏感的模擬電路器件；對地線來說，整個 PCB對外界只有一個結點，所以必須在 PCB內部處理數模共地的問題。具體做法是在板內數字地和模擬地分開，只在 PCB與外界連接的接口處（如插頭等），數字地與模擬地通過一點來短接。

5、結束語

本文采用 FPGA芯片實現了檢測系統中的測試命令解釋及決策、測試激勵信號的產生、輸入信號特征參量的測量等多個功能模塊，并通過 SPI接口與 MCU配合，完成對各類電路板的檢測功能。分析了在實際應用中會出現的干擾，并采用了有效的解決方法。實驗證明，采用 FPGA的設計方案解決了測試中的難點問題，達到了測試精度要求，并具有很強的擴展性。目前，此項目產品已在多家單位推廣使用。

責任編輯：gt