曾經有人在 Reddit 上問，應該如何學習 AXI 協議？

ZiPCUP（學習網站鏈接）上的大佬針對此問題總結了自己的學習路線，尤其針對一些網上的學習資料，針對性的提出了一些批評性的建議，下面開始大佬講解AXI學習路線（大佬的評判語言比較過激，我已緩和處理）~

分割線

以下總結了我的基本答案。

首先，不要從 Xilinx 的示例設計開始。雖然歷程很不錯，對不起，但他們的例子非常糟糕。甚至他們的AXI Stream master 設計極其糟糕。遺憾的是，他們既沒有修復這些設計，也沒有更新他們的培訓材料。

圖 1，學習 AXI 的基本路線圖

很多人建議最好從學習握手開始，而大多數 AXI 流協議就是這樣：握手。這一點我非常同意。因此，我建議任何人從學習 AXI 的握手規則開始。正如那篇文章（AXI 握手規則：http://zipcpu.com/blog/2021/08/28/axi-rules.html）解釋的，AXI 流協議只不過是簡單的握手，可以（大部分）忽略 TID、TSTRB、TKEEP 和 TDEST 信號。并且還可以在那篇文章了解 Xilinx 是如何弄亂他們的示例：AXI Stream master，并且將了解修復它是多么容易。

一旦了解了AXI 握手，我建議學習有關 skidbuffers的知識（其他文章將會解釋）。沒有它們，在不違反 AXI 規范的情況下，你的設計吞吐量永遠不會超過 50%。

我要去的下一個地方是：研究 AXI-lite。它讓Xilinx（和其他未命名的公司）頭疼不已，并構成了他們示例設計中許多錯誤的背景。建議查看這篇文章，描述如何修復 Xilinx 的（糟糕的）AXI-lite VHDL 示例（http://zipcpu.com/blog/2021/05/22/vhdlaxil.html）。

對于可能需要完整 AXI 規范的事情，可以找到可行的示例開源或供應商設計。（DMA、 MM2S、 S2MM、 虛擬FIFO、 視頻幀緩存讀取、 視頻幀緩存寫入等）（https://github.com/ZipCPU/wb2axip/tree/master/rtl）。

如果有興趣超越 AXI-lite，那么是時候了解AXI尋址，以及各種 FIX、WRAP 和 INCR 尋址模式以及 AxSIZE 字段如何影響它們。這個很重要。Xilinx甚至沒有嘗試在他們的示例中做到這一點，而且我看到很多 ASIC 設計甚至把這個尋址搞砸了。在開始構建第一個完整 AXI slave之前，需要了解這一點。事實上，我已經在我自己的許多設計中使用了在那篇文章中構建和介紹的下一個 AXI 地址模塊（https://github.com/ZipCPU/wb2axip/blob/master/rtl/axi_addr.v）。

一旦了解了尋址，或者至少在將其簡化到足以使用之后，下一步就是構建一個功能齊全的 AXI slave。

通過在 AXI-Lite slave上編寫 AXI slave，您將獲得什么？不多。與通過構建 AXI-Lite slave已經獲得的性能相比，構建 AXI（完整）slave并沒有太多的性能提升——至少，對于大多數用途來說沒有太大的提升。會看到什么性能差異？好吧，在良好的 AXI 到 AXI-lite 橋接之后，可能會發現自己在每個事務中損失了大約 2 個時鐘的延遲。在 AXI 到 AXI-lite 橋接不良之后？在這種情況下，可能會在每個事務中損失 4-8 個時鐘的吞吐量。當然，你總是可以切換回更好的橋 恢復這個損失的吞吐量——所以從 AXI-lite 從機切換到 AXI（完整）從機并沒有太多好處。

然而，對于 AXI master，情況就不同了。不過，我同樣建議從AXI-Lite master開始。從技術上講，這樣的master應該能夠與 AXI master一樣快。實際上，可悲的是，許多設計削弱了他們的 AXI-lite 實現。（你好，Xilinx？）

對 AXI master的全面討論變得困難。我還沒有（還）想出如何簡化材料來寫一篇關于如何構建通用 AXI master器的帖子，這已經夠難了——通常來說，尋址就是那么難。

在這些AXI master示例中，有兩個值得一提，因為我已經寫過關于它們的文章。第一個討論如何使用 AXI-Lite 協議為 ZipCPU 構建內存控制器（http://zipcpu.com/zipcpu/2021/04/17/axilops.html），而第二個討論將內存控制器升級到 AXI（完整）所需的修改（http://zipcpu.com/zipcpu/2021/09/30/axiops.html）。第二篇文章介紹了AXI 獨占訪問協議（AxLOCK 和 EXOKAY），然后介紹了如何構建使用它的master——盡管我只真正了解這種協議的 CPU 用例。它還討論了 AxADDR 和 AxSIZE 之間的一些具有挑戰性的交互。

如果真的要深入研究 AXI 協議，那么了解如何測量 AXI 性能就會變得很重要。

以上將為您提供大部分內容。但是，它也會留下關于 AxCACHE、AxPROT 和 AxQOS 的用途，或者何時應該使用 AxID 字段的問題。實際上，可能還會對 AxSIZE 感到疑惑，以及為什么它是協議的重要組成部分。對于這些的討論，讓我指出我自己在一段時間前的一個 reddit 問題：AXI 太復雜了嗎（https://www.reddit.com/r/FPGA/comments/egkrce/is_axi_too_complicated/）？

正式驗證 AXI

不久前，有人問我是否有可能編寫一門關于如何驗證 AXI 組件的課程。當時，我為這樣一門課程勾勒出以下大綱——一個主要與上述大部分進展相匹配的大綱。

該課程將從對形式方法的快速回顧開始：什么是斷言和假設，以及與歸納相關的一些獨特挑戰。

圖 2，可能構成正式驗證 AXI 組件課程的課程

AXI 設計練習

在學習任何新主題時，在學習過程中鍛煉新知識很重要。因此，這里有一個列表，其中包含一系列難度越來越大的練習，在學習 AXI 時可能會發現這些練習很有價值。

圖 4，練習練習，用于學習 AXI

構建并驗證 AXI Stream 組件。

其他示例包括流處理網絡數據包——例如可以識別、加密或解密 UDP 數據包的流組件。

構建和驗證 AXI-lite 總線

一個更復雜的 AXI-lite 總線主控器，當然也是一個更感興趣的主控器，可能是向CPU 指令獲取單元添加一個小型 FIFO。

然而，我對這些練習的最大問題是它們到最后變得相當具有挑戰性。我不確定我將如何將 DMA 的驗證融入僅幾天的 AXI 形式驗證課程中——尤其是因為我花了幾周時間來驗證我自己的 DMA。所以……我會繼續睜大眼睛尋找更好（更簡單）的例子來使用和使用。在那之前，這仍然是一個非常好的練習列表，任何學生都可以使用它來學習他或她自己的基本 AXI 概念。

結論

我不確定我是否在網上看到過很多好的 AXI 培訓材料。到目前為止，我所看到的大部分都是Xilinx的材料——這些材料會讓你從一個"破損的設計"開始并修改它。此外，討論如何正式驗證 AXI 設計的材料并不多。

同時，我提供了上面學習 AXI 的路線圖。并非每個人都需要上述所有課程或練習。但是，上面概述的課程和練習應該足夠徹底，任何人都可以完全學習該主題。

總結

上面文章是摘自ZipCPU上大佬的博客（http://zipcpu.com/blog/2022/05/07/learning-axi.html）因為整篇文章偏于口語化所以一些翻譯不太準確，強烈建議自己去看下原文，下面總結一下主要內容：

AXI學習路線，從握手協議開始，然后學習Skid Buffer；

學習設計AXI-LITE SLAVE，不要從xilinx官方歷程開始，學會自己設計；

學習AXI尋址方式以及AXI SLAVE設計；

學會驗證自己設計的AXI模型；

跟著練習題學習A***括FIFO的使用及驗證；

最后，這篇文章是總結性文章，所以有些寫的很亂，建議閱讀原文，里面有大約幾十個鏈接，包括之前大佬寫的關于AXI的文章和資源。

編輯：黃飛

?