FPGA是一種可編程邏輯器件，與傳統(tǒng)的硬連線電路不同，它具有高度的可編程性和靈活性。FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分，硬件設(shè)計(jì)包括FPGA芯片電路、存儲(chǔ)器、輸入輸出接口電路等等，軟件設(shè)計(jì)則是HDL程序開發(fā)，以及軟硬件的聯(lián)調(diào)。

本文主要介紹FPGA設(shè)計(jì)的基本流程，讓大家對(duì)FPGA開發(fā)流程有一個(gè)整體的認(rèn)識(shí)。

一、FPGA的基本開發(fā)流程

FPGA的設(shè)計(jì)流程主要包括開發(fā)需求分析、設(shè)計(jì)框架搭建、硬件電路設(shè)計(jì)、軟件編程以及驗(yàn)證測(cè)試等多個(gè)階段，每個(gè)階段都需要專業(yè)的EDA開發(fā)軟件和編程工具進(jìn)行支持。

通過(guò)這些工具，設(shè)計(jì)人員可以對(duì)FPGA進(jìn)行仿真、合成、布局布線等操作，從而實(shí)現(xiàn)對(duì)FPGA芯片的開發(fā)和優(yōu)化。

二、具體流程介紹

1、設(shè)計(jì)定義

在FPGA設(shè)計(jì)項(xiàng)目開始之前，根據(jù)任務(wù)要求和系統(tǒng)的功能，對(duì)工作速度和器件本身的資源、成本等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型，并根據(jù)功能需求來(lái)設(shè)計(jì)定義整個(gè)項(xiàng)目的架構(gòu)設(shè)計(jì)。

架構(gòu)設(shè)計(jì)的目的是將設(shè)計(jì)需求轉(zhuǎn)化為硬件結(jié)構(gòu)，確定模塊劃分、信號(hào)傳輸方式、時(shí)序關(guān)系等。在進(jìn)行架構(gòu)設(shè)計(jì)時(shí)，我們需要考慮到設(shè)計(jì)復(fù)雜度、資源利用率、功耗消耗等多個(gè)方面。

這塊需要資深FPGA來(lái)設(shè)計(jì)，同時(shí)設(shè)計(jì)方案需要分析和驗(yàn)證，確保FPGA器件的資源和性能可以達(dá)到功能的要求，可能需要迭代多個(gè)版本，這部分需要經(jīng)驗(yàn)積累。

2、HDL實(shí)現(xiàn)

這塊主要是編寫代碼，按照設(shè)計(jì)需求和架構(gòu)設(shè)計(jì)，將功能模塊拆分為各個(gè)子模塊，然后編寫相應(yīng)的模塊代碼，常用HDL語(yǔ)言是verilog HDL和VHDL。

這部分涉及到verilog開發(fā)，推薦使用Vivado+Visual Studio Code的開發(fā)環(huán)境，寫起代碼來(lái)還是很方便的。

3、功能仿真

功能仿真，是在編譯之前進(jìn)行邏輯功能驗(yàn)證的過(guò)程，主要用來(lái)驗(yàn)證。

此時(shí)的仿真沒有考慮電路的延遲信息，只能對(duì)邏輯功能進(jìn)行檢測(cè)，并不能保證上板運(yùn)行的正確性。

功能仿真需要編寫測(cè)試激勵(lì)，需要根據(jù)要測(cè)試的功能，來(lái)編寫測(cè)試激勵(lì)邏輯。

功能仿真是一種非常重要的驗(yàn)證手段，可以盡早發(fā)現(xiàn)設(shè)計(jì)中的問(wèn)題和錯(cuò)誤，從而減少后期的調(diào)試和修改工作。

常用的仿真軟件有Vivado自帶仿真器和modelsim仿真器，其中modelsim仿真速度比Vivado仿真速度快，推薦使用modelsim仿真。

4、 邏輯綜合

綜合(Synthesis)是將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表的過(guò)程。綜合的目標(biāo)是將較高級(jí)的抽象描述轉(zhuǎn)化成較低層次的描述，并進(jìn)行優(yōu)化，以提高電路的性能和效率。

綜合優(yōu)化根據(jù)目標(biāo)和要求來(lái)優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，為FPGA布局布線軟件提供實(shí)現(xiàn)支持。

綜合的時(shí)間，與FPGA工程大小有關(guān)，工程越復(fù)雜，時(shí)間則越長(zhǎng)。

5、綜合后仿真

綜合后仿真，主要是檢查綜合結(jié)果是否和原設(shè)計(jì)一致，但這個(gè)仿真很耗時(shí)和耗資源，一般可以跳過(guò)這個(gè)仿真，不如直接上板調(diào)試來(lái)的靠譜。

6、實(shí)現(xiàn)與布局布線

這步是FPGA設(shè)計(jì)流程中非常重要的一步，可以將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片，同時(shí)也是耗時(shí)特別長(zhǎng)的一個(gè)階段，電腦CPU單核性能越好，耗時(shí)越短。

布局布線根據(jù)時(shí)序約束條件，以及芯片內(nèi)部各個(gè)邏輯單元的布局結(jié)構(gòu)，通過(guò)連線資源，將邏輯網(wǎng)表中的硬件原語(yǔ)和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，這部分往往需要在速度優(yōu)化和面積優(yōu)化之間找平衡。

可以在開發(fā)軟件上，設(shè)置實(shí)現(xiàn)和布局布線策略，一般情況下使用默認(rèn)設(shè)置即可。

7、 時(shí)序仿真

時(shí)序仿真，也稱為后仿真，主要檢測(cè)布局布線后的電路是否有時(shí)序不滿足的情況。這塊一般用的少，建議直接略過(guò)這一步，上板調(diào)試更好。

8、上板調(diào)試

一般是通過(guò)JTAG在線下在bit文件到FPGA芯片中，接入實(shí)際的輸入信號(hào)，在線實(shí)時(shí)測(cè)試，這里在第一次測(cè)試時(shí)，大概率會(huì)運(yùn)行異常。

我們調(diào)試的時(shí)候，要保持耐心，要根據(jù)現(xiàn)象大膽推薦可能的原因，并將存在問(wèn)題的模塊信號(hào)，加入ILA，抓取實(shí)時(shí)信號(hào)出來(lái)分析，如果實(shí)在是沒喲頭緒，那就只要一個(gè)個(gè)模塊排查，猜測(cè)可能的原因。

上板調(diào)試經(jīng)驗(yàn)，需要不斷積累，做項(xiàng)目越多，越熟練，注意總結(jié)和復(fù)盤。

三、總結(jié)

FPGA設(shè)計(jì)流程包括分析設(shè)計(jì)需求、FPGA架構(gòu)設(shè)計(jì)、HDL代碼編寫、邏輯綜合、布局布線、仿真調(diào)試和生成比特流文件等步驟。