**1. **可編程邏輯功能塊

可編程邏輯功能塊（Configurable Logic Blocks, CLB），顧名思義就是可編程的數(shù)字邏輯電路，可以實(shí)現(xiàn)各種邏輯功能。

CLB是FPGA根據(jù)用戶需求構(gòu)建各種數(shù)字電路的核心模塊，它是FPGA實(shí)現(xiàn)組合邏輯和時序邏輯電路的主要邏輯資源。同時，CLB也是FPGA芯片中利用率最高，占用面積最大的邏輯資源模塊，它的作用猶如人體中最基本的細(xì)胞單元。

LUT也即我們常說的查找表，是CLB的主要功能模塊，這點(diǎn)由CLB名字的全稱（可配置邏輯功能塊）就可以知道了。通過一個N輸入的LUT可以實(shí)現(xiàn)任意N個變量的組合邏輯。為方便理解，我們以3輸入LUT為例加以說明。

Fig1. LUT3原理圖

圖中M0-M7為查找表的配置存儲器（即存儲單元），通過編程下載將數(shù)據(jù)寫入這個8個存儲單元；輸出OUT則根據(jù)A、B、C的值選擇M0-M7的值。CBA=000時選擇M0的值，CBA=001時選擇M1的值，以此類推，CBA=111時就選擇M7，這樣就構(gòu)成了一個Look up table，也就可以通過寫入M0-M7適當(dāng)?shù)闹祦韺?shí)現(xiàn)ABC的任意邏輯。

例如想要實(shí)現(xiàn)函數(shù)OUT1=C⊕B⊕A或函數(shù)OUT2=A&B+C，它們的真值表如下表1所示，所以只需要使M0-M7的值為01101001就可以實(shí)現(xiàn)函數(shù)OUT1的功能；只需要使M0-M7的值為00011111就可以實(shí)現(xiàn)函數(shù)OUT2的功能。6輸入查找表原理一樣。

表1 函數(shù)OUT1和OUT2的真值表

**2. **工程驗(yàn)證

2.1 建立Vivado****工程

用Vivado軟件編寫verilog代碼實(shí)現(xiàn)y = a & b + c，如下：

生成的bitstream（文件路徑：工程名路徑/工程名/工程名.runs/impl_1/工程名.rbt），如下（部分）：

上述bitstream絕大部分會存儲到FPGA的Memory Cell中，也就是圖1中M7-M0的數(shù)據(jù)源。圖1中的A、B、C和OUT來自FPGA的IO，由用戶指定。其中A、B、C和OUT對應(yīng)代碼中的a、b、c和y。圖2是Vivado自動布局布線出來的y = a & b + c，可以看出僅占用了FPGA的一個LUT6資源。

Fig2. y = a & b + c 軟件視圖

2.2解析bitstream

下載到圖2中LUT6的Memory值是否是我們想要的呢？這就需要我們對bit流進(jìn)程解析。

我們直接給出此LUT6占用的Memory Cell值及位置，如下：

其中frame表示一幀數(shù)據(jù)，共101個word，一個word表示32個Memory Cell，因此一個frame表示101 x 32 = 3232個Memory Cell。

由第1章知識，可知一個LUT6需要2^6=64個Memory Cell，即上圖灰色部分（16 x 4 = 64）。

**2.3 **分析驗(yàn)證

為便于分析我們把2.2節(jié)中frame:104/105/106/107 word:0的低16位取出放到表格里構(gòu)成16x4的一個矩陣，如下：

轉(zhuǎn)換成64x1矩陣（轉(zhuǎn)換關(guān)系由內(nèi)部電路決定，這里直接給出），如下：

這里與表1呼應(yīng)，至此我們工程化驗(yàn)證了y = a & b + c，你理解了嗎？

**3. **思考與討論

bitstream是如何燒寫到FPGA芯片中的？如何利用CLB實(shí)現(xiàn)時序邏輯？FPGA內(nèi)部時鐘架構(gòu)是什么樣的？FPGA電源是如何劃分的？