FPGA質(zhì)量控制與測(cè)試

隨著數(shù)字化、智能化裝備的爆發(fā)式發(fā)展，具備更高可靠性、更高集成性的FPGA產(chǎn)品，依靠自身的自定義編程設(shè)計(jì)、可重復(fù)性修訂等特性，成功取代了傳統(tǒng)堆疊化電子元器件設(shè)計(jì)方式，應(yīng)用到裝備的設(shè)計(jì)中去。未來(lái)電子信息領(lǐng)域，硬件裝備軟件化設(shè)計(jì)趨勢(shì)已不可逆轉(zhuǎn)。可以說(shuō)，只要存在硬件，就必然有FPGA的身影。本期“專家訪談”欄目，邀請(qǐng)廣電計(jì)量軟件測(cè)試技術(shù)副總監(jiān)齊躍，深度解析FPGA質(zhì)量控制與測(cè)試，助力企業(yè)提升FPGA測(cè)試效率和設(shè)計(jì)質(zhì)量

FPGA軟件的主要應(yīng)用領(lǐng)域有哪些？

FPGA，全稱Field-Programmable Gate Array，翻譯成中文即現(xiàn)場(chǎng)可編程門(mén)陣列。它是一種主要以數(shù)字電路為主的集成芯片，屬于可編程器件中的一種。FPGA作為ASIC（專用集成電路）領(lǐng)域中的一種半定制電路而出現(xiàn)，具有無(wú)限次重新編程的能力，通過(guò)對(duì)預(yù)制的門(mén)電路、觸發(fā)器和可編程布線資源重新配置，可以實(shí)現(xiàn)任意的邏輯功能，大大提高了集成電路的靈活性，既解決了定制電路缺乏靈活性的不足，又克服了原有可編程器件門(mén)電路數(shù)容量過(guò)小的缺點(diǎn)。

因此，F(xiàn)PGA的應(yīng)用方向非常廣泛，按照應(yīng)用領(lǐng)域來(lái)看，F(xiàn)PGA在高速通信、數(shù)據(jù)處理、工業(yè)控制、特殊裝備和航空航天等眾多領(lǐng)域都已經(jīng)得到了廣泛的應(yīng)用。

為什么對(duì)FPGA軟件進(jìn)行測(cè)評(píng)？

根據(jù)有關(guān)單位某產(chǎn)品試驗(yàn)鑒定工作要求中提出，“FPGA應(yīng)列入軟件清單進(jìn)行管理，列入軟件測(cè)試要求考核范圍，關(guān)鍵或重要FPGA要針對(duì)性開(kāi)展代碼規(guī)則檢查、功能仿真、時(shí)序驗(yàn)證等測(cè)試”。所以根據(jù)上述文件要求所有設(shè)備中的FPGA軟件都要進(jìn)行內(nèi)部測(cè)試/第三方測(cè)評(píng)/鑒定測(cè)評(píng)。

FPGA軟件測(cè)試面臨哪些挑戰(zhàn)？

FPGA軟件包含進(jìn)行設(shè)計(jì)而產(chǎn)生的程序、文檔和數(shù)據(jù)，同時(shí)包含與之相關(guān)的軟件特性和硬件特性。FPGA軟件測(cè)試需要考慮軟件代碼正確性、軟硬件接口協(xié)調(diào)性、時(shí)序性等方面的全面覆蓋。FPGA能夠穩(wěn)定、可靠地工作，不但功能需滿足要求，時(shí)序指標(biāo)、安全性指標(biāo)等均需滿足要求。

不同的FPGA芯片廠商、不同的運(yùn)行電壓和溫度情況下，F(xiàn)PGA的時(shí)序會(huì)有很大不同，經(jīng)常造成FPGA執(zhí)行時(shí)出現(xiàn)錯(cuò)誤。因此，F(xiàn)PGA測(cè)試需要在驗(yàn)證FPGA軟件特性的同時(shí)，驗(yàn)證FPGA芯片硬件特性、電壓與溫度對(duì)時(shí)序的影響等環(huán)境特性是否滿足要求。因此，F(xiàn)PGA軟件測(cè)試包含對(duì)FPGA軟件特性、硬件特性及環(huán)境特性全方位的測(cè)試。

FPGA軟件測(cè)試的內(nèi)容及流程有哪些？

FPGA開(kāi)發(fā)流程復(fù)雜，從前端設(shè)計(jì)代碼到最后生成配置位流文件，均有可能引入設(shè)計(jì)缺陷。因此，在安全關(guān)鍵領(lǐng)域，F(xiàn)PGA軟件的獨(dú)立測(cè)評(píng)流程涵蓋由RTL代碼生成位流文件的各關(guān)鍵節(jié)點(diǎn)，從不同層次采用多種方法對(duì)軟件功能、接口、時(shí)序、和性能進(jìn)行確認(rèn)。

主要測(cè)試方法有：編碼規(guī)則檢查、跨時(shí)鐘檢查、功能仿真、門(mén)級(jí)仿真、時(shí)序仿真、功耗分析、邏輯等效性檢查等。測(cè)試過(guò)程主要包括：

1.首先根據(jù)軟件需求進(jìn)行測(cè)試需求分析，確保測(cè)試100%覆蓋軟件需求。

2.針對(duì)RTL級(jí)代碼進(jìn)行編碼規(guī)則檢查及功能仿真測(cè)試，驗(yàn)證FPGA前端設(shè)計(jì)的正確性。

3.針對(duì)邏輯綜合后的門(mén)級(jí)網(wǎng)表文件進(jìn)行邏輯等效性測(cè)試，驗(yàn)證邏輯綜合的可靠性、一致性。

4.針對(duì)布局布線后的布線網(wǎng)表進(jìn)行靜態(tài)時(shí)序分析及時(shí)序仿真測(cè)試，驗(yàn)證FPGA后端設(shè)計(jì)時(shí)序路徑是否收斂。

5.針對(duì)燒寫(xiě)下載后的目標(biāo)設(shè)備開(kāi)展板級(jí)實(shí)物測(cè)試，驗(yàn)證FPGA整機(jī)設(shè)備功能實(shí)現(xiàn)正確性。

6.使用專業(yè)工具對(duì)FPGA前端硬件描述設(shè)計(jì)與后端時(shí)序電路邏輯一致性進(jìn)行檢查。

如何提高FPGA測(cè)試的效率和準(zhǔn)確性？

1.采用自動(dòng)化測(cè)試工具：自動(dòng)化測(cè)試工具可以大幅提高測(cè)試效率，減少人為誤差。

2.優(yōu)化測(cè)試策略：根據(jù)FPGA的具體應(yīng)用場(chǎng)景和規(guī)格要求，制定針對(duì)性的測(cè)試策略，以提高測(cè)試的有效性和準(zhǔn)確性。

3.強(qiáng)化在板測(cè)試：在板測(cè)試可以更好地模擬實(shí)際工作情況，有助于發(fā)現(xiàn)潛在問(wèn)題。

4.強(qiáng)化可靠性評(píng)估：通過(guò)改進(jìn)加速老化試驗(yàn)方法、引入更多實(shí)際工作場(chǎng)景下的應(yīng)力因子等方式，提高可靠性評(píng)估的準(zhǔn)確性。

5.強(qiáng)化仿真測(cè)試：采用更精確的仿真模型和更全面的場(chǎng)景覆蓋，提高仿真測(cè)試的有效性。

如何提高FPGA軟件設(shè)計(jì)質(zhì)量和可靠性？

FPGA質(zhì)量提升是一個(gè)涵蓋設(shè)計(jì)、驗(yàn)證、實(shí)施和測(cè)試全過(guò)程的系統(tǒng)工程，下面將詳細(xì)介紹幾個(gè)關(guān)鍵環(huán)節(jié)：

1. 設(shè)計(jì)階段的質(zhì)量保證

模塊化設(shè)計(jì)：采用模塊化的設(shè)計(jì)方法有助于提高代碼可讀性與重用性，并簡(jiǎn)化后期維護(hù)。每個(gè)模塊應(yīng)有明確的功能定義，遵循良好的設(shè)計(jì)原則。

資源優(yōu)化：根據(jù)具體應(yīng)用需求合理分配邏輯資源、內(nèi)存資源以及布線資源，通過(guò)算法優(yōu)化和架構(gòu)選擇來(lái)降低功耗并提升性能。

RTL設(shè)計(jì)規(guī)范：遵循行業(yè)標(biāo)準(zhǔn)和最佳實(shí)踐編寫(xiě)HDL代碼，確保代碼風(fēng)格一致且易于綜合工具理解，避免潛在的時(shí)序問(wèn)題。

2. 驗(yàn)證流程強(qiáng)化

功能仿真：在早期階段進(jìn)行詳盡的功能仿真驗(yàn)證，確保設(shè)計(jì)滿足規(guī)格要求，并覆蓋所有可能的狀態(tài)和邊界條件。

形式驗(yàn)證：利用形式化方法驗(yàn)證設(shè)計(jì)正確性，包括等價(jià)檢查、屬性檢查及模型檢查，以減少因傳統(tǒng)仿真遺漏而引入的問(wèn)題。

靜態(tài)時(shí)序分析（STA）：在布局布線后執(zhí)行嚴(yán)格的STA，確保設(shè)計(jì)達(dá)到指定的時(shí)序約束，防止由于時(shí)鐘偏斜、延時(shí)不匹配導(dǎo)致的功能失效。

3. 增強(qiáng)可靠性設(shè)計(jì)

冗余技術(shù)：使用三模冗余（TMR）、糾錯(cuò)碼（ECC）或其他容錯(cuò)機(jī)制，提高系統(tǒng)的抗錯(cuò)誤能力。

內(nèi)建自測(cè)試（BIST）：集成自測(cè)試電路，能夠在運(yùn)行過(guò)程中檢測(cè)硬件故障，增強(qiáng)產(chǎn)品的現(xiàn)場(chǎng)可靠性。

軟錯(cuò)誤防護(hù)：針對(duì)輻射效應(yīng)和其他非永久性故障，采用適當(dāng)?shù)能涘e(cuò)誤率（SER）防護(hù)策略。

4. 硬件實(shí)現(xiàn)與簽核

綜合與優(yōu)化：選擇高性能的綜合工具，并對(duì)其進(jìn)行參數(shù)調(diào)整以獲得最優(yōu)布局布線結(jié)果，同時(shí)考慮資源利用率、速度和功率。

物理設(shè)計(jì)簽核：對(duì)完成布局布線后的設(shè)計(jì)進(jìn)行全面的物理設(shè)計(jì)簽核，包括DRC（設(shè)計(jì)規(guī)則檢查）、LVS（Layout Versus Schematic），確保設(shè)計(jì)符合工藝要求。

綜上所述，提升FPGA設(shè)計(jì)質(zhì)量涉及諸多方面，需要在整個(gè)開(kāi)發(fā)周期中結(jié)合先進(jìn)的設(shè)計(jì)理念、嚴(yán)謹(jǐn)?shù)尿?yàn)證手段和科學(xué)的測(cè)試方法，才能最終打造出高可靠性的FPGA產(chǎn)品。

審核編輯：黃飛

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