1. 理論回顧

先來回顧一下有關(guān)時(shí)序的理論知識(shí)，上圖是典型的同步時(shí)序模型及其時(shí)序圖，由發(fā)起寄存器（rega）、組合邏輯、捕獲寄存器（regb）及其中間的走線組成。

源時(shí)鐘clk到達(dá)rega的時(shí)鐘端口時(shí)，會(huì)有一定的延遲，從而形成clka。同理，時(shí)鐘延遲到達(dá)regb的時(shí)鐘端口，形成clkb。Tco為有效數(shù)據(jù)出現(xiàn)在發(fā)起寄存器Q端口所需時(shí)間。Tdata為數(shù)據(jù)延遲，包括組合邏輯延遲和走線延遲。Tsu表示捕獲寄存器建立時(shí)間要求。Th表示捕獲寄存器保持時(shí)間要求。其中Tco、Tsu和Th是由FPGA的芯片工藝決定的。所以，我們所謂的時(shí)序約束，實(shí)際上就是對(duì)時(shí)鐘延遲和Tdata做一定的要求或者干預(yù)，其中Tdata由組合邏輯（代碼）及布局布線決定，這也決定了系統(tǒng)最高的工作頻率。

2. 時(shí)間裕量

時(shí)間裕量包括建立時(shí)間裕量和保持時(shí)間裕量（上圖中的setup slack和hold slack）。從字面上理解，所謂“裕量”即富余的、多出的。什么意思呢？即保持最低要求的建立時(shí)間或保持時(shí)間所多出的時(shí)間，那么“裕量”越多是不是就意味著時(shí)序約束越寬松呢？應(yīng)該是這樣的。

通俗的講，一個(gè)FPGA工程在綜合實(shí)現(xiàn)后，是否滿足時(shí)序約束，其實(shí)就是看所有的捕獲寄存器是否能正確穩(wěn)定捕獲到發(fā)起寄存器發(fā)出的數(shù)據(jù)。如上圖所示，也就是說到達(dá)捕獲寄存器的數(shù)據(jù)輸入端口D（regb/D）的數(shù)據(jù)要滿足建立和保持時(shí)間要求，也就是說在Tsu之前，current data valid就要準(zhǔn)備就緒，而在Th之后呢，current data valid還要多維持一段時(shí)間。換言之，在Tsu之前以及Th之后多出的這部分時(shí)間，我們就稱之為“裕量”，裕量越大，時(shí)序越寬松。裕量的大小與時(shí)鐘頻率、代碼設(shè)計(jì)以及布局布線有著緊密的聯(lián)系。一個(gè)設(shè)計(jì)的時(shí)序報(bào)告中，裕量為負(fù)數(shù)時(shí)，表示時(shí)序約束出現(xiàn)違例，雖然個(gè)別違例不代表你的工程就有致命的問題，但是這是一個(gè)風(fēng)險(xiǎn)（時(shí)序報(bào)告是按照工藝、電壓以及溫度的上下限給出的結(jié)果）。當(dāng)違例數(shù)較多，也就意味著設(shè)計(jì)在實(shí)際環(huán)境中出現(xiàn)問題的概率也會(huì)越大。

3. 最大延遲和最小延遲

如下圖所示，“數(shù)據(jù)有效窗口”表示捕獲的數(shù)據(jù)滿足建立時(shí)間和保持時(shí)間，在此窗口中要捕獲的數(shù)據(jù)不能發(fā)生變化，否則將引起不穩(wěn)定的結(jié)果。

我們來看1、2、3三種情況，在分析之前，首先要明確Data的持續(xù)時(shí)間長度一定是一個(gè)時(shí)鐘周期（多周期打拍另說）。1：當(dāng)延遲時(shí)間大于T-Tsu時(shí)，Data在建立時(shí)間區(qū)域內(nèi)才到達(dá)regb，所以不滿足建立時(shí)間要求，這就是說數(shù)據(jù)來的“太晚了”；2：當(dāng)Data延遲了很小一段時(shí)間（

綜上所述，數(shù)據(jù)的最大延遲是T-Tsu，最小延遲是Th。一看是看到這兒有點(diǎn)納悶，最大延遲我們還能理解，延遲太大，捕獲不到數(shù)據(jù)，這是理所當(dāng)然。延遲還有下限是什么意思？仔細(xì)看看文章開頭的時(shí)序模型和時(shí)序圖，實(shí)際生成的電路圖之后，除了要滿足Th的要求外，數(shù)據(jù)路徑和捕獲時(shí)鐘路徑肯定不太可能一定擁有相同的延遲，舉個(gè)極端的例子，如果clkb延遲非常大，那么current data valid必須增加延遲才能保證被clkb捕獲到。

一般而言，在綜合之后，我們需要特別關(guān)注的是建立時(shí)間的時(shí)序違例，因?yàn)榭梢酝ㄟ^增加布線長度來保證保持時(shí)間。大多數(shù)保持時(shí)間違例在實(shí)現(xiàn)之后自然會(huì)被優(yōu)化掉。

4. 案例分析

以下是在實(shí)際工程（VIVADO平臺(tái)）中的時(shí)序分析結(jié)果：

如上圖所示，綜合后給出的時(shí)序報(bào)告，可以看到ADC的時(shí)鐘出現(xiàn)了hold時(shí)序違例，clk_out1_1出現(xiàn)了setup違例。然后進(jìn)行實(shí)現(xiàn)，實(shí)現(xiàn)完成后hold違例消失（正如上面所述，保持時(shí)間往往可以修改布線長度來保證），如下圖所示為實(shí)現(xiàn)后的結(jié)果，目前只存在3條路徑出現(xiàn)setup違例，即建立時(shí)間裕量為負(fù)。

以path201為例：選中path201，按F4（或右鍵schematic），打開路徑的原理圖，如下圖所示，可以看到該路徑經(jīng)歷多個(gè)模塊，時(shí)序路徑較長。

雙擊path201，會(huì)顯示該路徑的具體信息，點(diǎn)擊slack可以彈出相應(yīng)的需求時(shí)間和實(shí)際的到達(dá)時(shí)間，可以清晰的看到實(shí)際到達(dá)時(shí)間是長于需求時(shí)間的，所以出現(xiàn)時(shí)序違例的情況。

詳細(xì)的原時(shí)鐘時(shí)序、數(shù)據(jù)路徑時(shí)序、目標(biāo)時(shí)鐘時(shí)序的各延遲數(shù)據(jù)如下圖所示。值得注意的是數(shù)據(jù)路徑信息，其中包括Tco延遲和布線延遲，各級(jí)累加之后得到總的延遲時(shí)間。通過觀察各中間過程，分析其中延遲較大的環(huán)節(jié)，可以做相應(yīng)的優(yōu)化約束或代碼有效。

一般而已，少量的時(shí)序違例（如本工程，只有3條路徑違例），是可以通過實(shí)現(xiàn)策略（strategy）的修改達(dá)到要求。如果時(shí)序違例較嚴(yán)重，那么就需要詳細(xì)的分析各時(shí)鐘之間的關(guān)系（同步or異步）、是否分析該路徑等各方面進(jìn)行深刻的分析，然后修改時(shí)序約束文件，更嚴(yán)重的可能要手動(dòng)布局及修改布線，我對(duì)這方面還理解的不是很透，所以等弄明白了再總結(jié)。

審核編輯：黃飛

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