隨著FPGA制造工藝尺寸持續縮小、設計配置更加靈活，以及采用FPGA的系統的不斷發展，原來只采用微處理器和ASIC的應用現在也可以用FPGA來實 現了。最近FPGA供應商推出的新型可編程器件進一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對設計工程師很有吸引力，但使用這 些器件所涉及的復雜設計規則和接口協議，要求設計工程師經過全面的培訓，并需要進行參考設計評估、設計仿真和驗證工作。另一方面，FPGA應用中非常復雜 的模擬設計，例如用于內核、I/O、存儲器、時鐘和其它電壓軌的DC/DC穩壓器，也要求新的解決方案。本文討論的高性能DC/DC轉換器有助于系統設計 工程師克服這些挑戰。

FPGA系統的供電要求

1. 管理多個電壓軌

上一代FPGA需要2或3個電源軌，如今有些高端的多核FPGA需要多達7個電源軌，包括傳統的3.3V電源軌和最新出現的1.0V～2.8V低電壓軌，甚 至更低的電壓軌。此外，除了FPGA，存儲器、網絡處理器、圖形處理器、模數或數摸轉換器、運算放大器和射頻集成電路等器件也需要其它一些電壓軌。

具 有排序和跟蹤功能的DC/DC穩壓器可確保有多個電壓軌的系統有序啟動，避免電壓軌之間出現沖突。每個穩壓器都必須能跟蹤其它壓器的輸出電壓。盡管 FPGA不需要電壓軌排序，但是系統中不同部分的電壓仍需要按順序斜坡上升或下降，以免在電壓軌上升或下降太快的時候發生閉鎖。

電源軌的跟蹤和排序以前是由單獨的電源管理IC完成，如今設計工程師要求將排序和跟蹤功能嵌入到穩壓器中，特別是當這些電源軌必須位于系統的不同地方時。

2. 調節低 Vt和I/O電壓

快速I/O節點通常要消耗FPGA應用中的大部分功率，但1.8V和2.5V I/O提供幾十安培負載電流、高端系統要求40~80A I/O設計的情況非不常見。

根據電路板設計原則，DC/DC穩壓器必須離負載一段距離，而且從輸出端到穩壓點有一段較長的PCB走線。當 負載電流較大時，PCB走線會引入電壓誤差，誤差值等于負載電流（I）乘以這段走線的阻抗（R）。由于負載電壓降低、電流增大，這個I×R的電壓誤差值將 更大。例如，對3.3V電壓軌而言，200mV壓降將產生6%的誤差，而對1.2V電壓軌則會產生17%的誤差。因此，盡管DC/DC穩壓器可以設置成輸 出1.2V電壓，但由于I×R壓降的存在，負載端只有1.0V電壓。

當采用90nm和65nm工藝時，FPGA的Vt和性能取決于電源軌的精確度，因此17%的誤差很容易降低性能。例如，Vt的100mV變化，將使漏電流增大10倍或者更多。

標 準DC/DC穩壓器只有在負載電壓與輸出電壓非常接近時才能進行準確的電壓調節，但它們不能對I×R壓降進行補償。誤差校正必須用遠端感應放大器來實現。 對負載進行差分遠端檢測可以實現最精確的調節，這時需要精確運算放大器和精確電阻。一個理想的穩壓器應該在-40oC至85oC的溫度范圍內，提供至 少±1.5%的負載電壓調節精度。這樣的精度也許對3.3V電壓軌來說無關緊要，因為數字IC可容忍±0.5V的偏差，但要求1.8V、1.0V或 0.9V電壓軌的90nm或65nm器件要求更高的精度。

用戶一旦設置了穩壓器的輸出電壓，差分遠端檢測就通過在較寬的負載電流范圍內補償PCB走線產生的I×R壓降，來自動調節負載點電壓。這樣，當系統處于待機模式或負載電流和I×R壓降都為峰值的全速狀態時，電壓調節將非常精確。

圖1：包括基于FPGA設計所需的所有功能的四輸出103W DC/DC系統簡化方框圖

3. 降低電壓紋波噪聲和電容要求

在非便攜式應用中，隨著對壓降和電流要求的提高，當選擇DC/DC穩壓器時，熱耗散和工作效率變得更加重要。在便攜式應用中，盡管每個電壓軌的負載電流較小，但工作效率和待機效率在節省電池能量和簡化便攜式產品的熱量管理方面仍非常重要。

與線性穩壓器相比，開關模式DC/DC穩壓器在便攜式和非便攜式應用中都是一個性能更高的解決方案，尤其在功率要求較高的時候。例如，在3.3V輸入電源 在，開關模式穩壓器能以90%的效率提供1.2V電壓和5A電流，而線性穩壓器的效率只有36%。此外，開關模式穩壓器要消耗0.7W功率，而線性穩壓器 則消耗10.5W。

不過，開關模式穩壓器因其固有的開關工作模式會引入開關噪聲和較高的輸出紋波噪聲（輸出電壓峰峰值紋波）。不幸的是， 需要更低電壓軌的新型FPGA、眼圖要求更嚴格的快速I/O信號對電源“噪聲”的容許度更低。為減少紋波噪聲，可以給電路增加更多輸入和輸出電容，以抑制 峰峰值紋波電壓。但抑制開關噪聲的挑戰性更大。一種可能的方法是使DC/DC穩壓器的工作頻率與外部時鐘同步，這樣可以強制穩壓器工作在對系統其它噪聲敏 感器件的干擾最小的頻率范圍內。在幾個開關模式穩壓器同步到一個時鐘頻率，且這個時鐘頻率不干擾系統其它部分的情況，這種方法尤其有效。

上述方法有助于設計噪聲較低的開關模式負載點穩壓器解決方案，不過如果在設計之初就確定了合適的結構、功能和布局，則能大大減少噪聲問題。這種穩壓器能最大限度降低對電容、濾波和電磁干擾（EMI）屏蔽的依賴。

4. 精調電壓和改善空氣流動

當 FPGA或FPGA的外圍IC被組裝到一個完整的系統中之后，它們的性能可能與在實驗室工作臺上單獨測試得到的性能有所不同。焊料類型、溫度、PCB布 線、走線阻抗、裝配流程等都會影響器件的性能。例如，如果FPGA內核的電壓被調節在一個非預期的電壓上，內核運行速度就會下降，導致系統的計算能力下 降。

因此，工程師在質檢或裝配期間評估器件性能時，要求器件能以很小的步長提高或降低輸出電壓，這個功能被稱為余量功能（margining）。在前面例子中，內核電壓可以調高，以便使FPGA的工作頻率達到期望值。余量功能還可以幫助系統制造商提高生產高總產量。

人們希望基于FPGA的系統在增加功能、存儲容量或計算能力的同時縮小尺寸，這促使設計工程師改善器件散熱的方法，其中一個簡單方法是在器件上方實現有效的 空氣流動。封裝高的器件阻礙了FPGA或存儲器這類封裝薄的器件上方的空氣流動。預裝配的DC/DC負載點穩壓器引起的空氣阻塞問題非常嚴重，因為這些器 件的高度是FPGA和其它IC高度的6至10倍。

FPGA較薄的BGA封裝非常有用，因為可以從封裝頂部高效率地散出內部產生的熱量。當一個較高的器件（如預裝配的DC/DC穩壓器）阻礙空氣流動，并緊靠FPGA器件時，FPGA的這種優點就無法發揮出來。

新一代DC/DC系統：μModule穩壓器

凌力爾特公司完整的開關模式DC/DC系統包括片上MOSFET、電感、電容、DC/DC控制器和補償電路，類似一個表面貼IC，走線簡單，只需幾個大容量 電容和一個電阻來設置輸出電壓。這個DC/DC系統可以預組裝，并已考慮到了合理的布線和封裝，以實現最佳的電氣和熱性能。DC/DC開關模式架構采用電 流模式，其快速的瞬態響應特性有助于最大限度地減小所需的輸出電容。這個DC/DC系統與外部時鐘同步，因此多個系統可以并聯起來以提供大電流，同時最大 程度地減小開關噪聲干擾和輸出紋波噪聲。這些新型DC/DC穩壓器采用微小、輕型的表面貼封裝，以使電路板組裝更緊湊、更簡單。封裝的高度很低，以便于空 氣在該系統和有關IC的上方流動。

凌力爾特公司將這個新一代的DC/DC系統稱作μModule穩壓器。μModule穩壓器包含一系列 器件，輸出電流范圍為6A至12A、輸入電壓為4.5V至28V、輸出電壓為0.6V至5V。有些功能豐富的μModule穩壓器還具有跟蹤等功能，這樣 具有多個電源軌的FPGA系統可實現正確的上電和斷電。它的電感也進行了屏蔽，能最大限度地減小EMI。由于μModule穩壓器具有余量功能，所以系統 設計工程師可以準確地調節電壓，除了在組裝和測試期間提高產量外，還可以提高FPGA和系統其它部分的性能。

圖1采用LTM4601、4 層PCB設計的四輸出103W μModule DC/DC系統。這個解決方案利用8V至16V中間總線輸入產生4種輸出：1.5V/12A、1.8V/12A、2.5V/12A和3.3V/10A。圖 2是簡化的方框圖。4個LTM4601單元的相位鎖定到四輸出、四相振蕩器LTC6902上，LTC6902產生90o交錯的時鐘信號以減小噪聲和紋波。 圖3給出了這個簡單、緊湊的解決方案的效率。特別值得一提的是，該解決方案無需散熱器。

圖2：圖1電路中的每個輸出的效率

本文小結

凌力爾特公司在DC/DC穩壓器架構和封裝方面的創新使新一代負載點解決方案能夠滿足FPGA系統更嚴格的要求。μModule DC/DC穩壓器系列包括6種產品，具有多種功率級別和功能。μModule DC/DC解決方案非常可靠，這為多芯片封裝器件樹立了新的性能標準，為新一代FPGA和基于FPGA的系統更精細地提高性能鋪平了道路。