OLOGIC 資源

OLOGIC塊在FPGA內(nèi)的位置緊挨著IOB，其作用是FPGA通過(guò)IOB發(fā)送數(shù)據(jù)到器件外部的專用同步塊。OLOGIC 資源的類型有OLOGIC2(位于HP I/O banks)和OLOGIC2(位于HR I/O banks)。在本文的下述論述中，除非特殊說(shuō)明，OLOGIC2和OLOGIC3在功能和端口上都是相同的。

OLOGIC2和OLOGIC3不屬于原語(yǔ)，正因?yàn)檫@樣，所以它們不能被直接例化。它包含在布局布線后用戶可例化的一些元素，例如一個(gè)輸出觸發(fā)器(OFD--output flip-flop)或者一個(gè)ODDR(output DDR element).

OLOGIC主要由兩個(gè)block組成，一個(gè)用于配置輸出路徑。另外一個(gè)用于配置三態(tài)控制路徑。這兩個(gè)block具有共同的時(shí)鐘，但是具有不同的使能信號(hào)OCE和TCE。兩者具有由SRVAL屬性精致的一部和同步set和reset(S/R信號(hào))。

輸出路徑和三態(tài)枯井可以以下列模式之一獨(dú)立配置：

邊沿觸發(fā)的D觸發(fā)器

DDR模式(ASAME_EDGE 或 OPPOSITE_EDGE)

電平敏感鎖存器

異步電路/組合邏輯

下圖說(shuō)明了OLOGIC block中的各種邏輯資源

組合輸出數(shù)據(jù)路徑和三態(tài)控制路徑

組合輸出路徑創(chuàng)建一個(gè)從FPGA邏輯到輸出驅(qū)動(dòng)或輸出驅(qū)動(dòng)控制的直接連接。這些路徑常常由軟件自動(dòng)設(shè)置，當(dāng)：
1. 從FPGA邏輯內(nèi)的邏輯資源到輸出數(shù)據(jù)或者三態(tài)控制的直接連接(未經(jīng)過(guò)寄存器)。
2. pack i/o register/larches into IOBs 軟件map指令被設(shè)置為OFF。

Output DDR概述(ODDR)

7系列器件在OLOGIC中有專用寄存器來(lái)實(shí)現(xiàn)輸出DDR寄存器。這個(gè)功能在例化ODDR時(shí)可見。在使用OLOGIC時(shí)，DDR的復(fù)用是自動(dòng)的，不需要手動(dòng)控制多路復(fù)用。這個(gè)控制是從時(shí)鐘產(chǎn)生的。

ODDR原語(yǔ)是由一個(gè)時(shí)鐘輸入，下降沿?cái)?shù)據(jù)由輸入時(shí)鐘的本地反轉(zhuǎn)來(lái)計(jì)時(shí)。反饋到I/O塊的所有的時(shí)鐘被完全復(fù)用。例如：在ILOGIC和OLOGIC塊之間沒(méi)有時(shí)鐘共享。ODDR原語(yǔ)支持一下操作模式：

OPPOSITE_EDGE 模式

SAME_EDGE模式

SAME_EDGE模式與Virtex-6架構(gòu)相同，這個(gè)模式允許設(shè)計(jì)者在ODDR時(shí)鐘的上升沿向ODDR原語(yǔ)提供數(shù)據(jù)輸入，從而節(jié)省CLB和時(shí)鐘資源，并提高性能。此模式使用DDR_CLK_EDGE屬性實(shí)現(xiàn)。它也支持三態(tài)控制。一下各節(jié)詳細(xì)介紹了各種模式。

OPPOSITE_EDGE 模式

在此模式中，時(shí)鐘邊沿被用來(lái)以兩倍的吞吐量從FPGA邏輯中捕獲數(shù)據(jù)。這種結(jié)構(gòu)與virtex-6的實(shí)現(xiàn)比較相似。兩個(gè)輸出都提供給IOB的數(shù)據(jù)輸入或者三態(tài)控制輸入。使用OPPOSITE_EDGE模式的輸出DDR時(shí)序圖如下圖所示：

SAME_EDGE 模式

在此模式下，數(shù)據(jù)可以在相同的時(shí)鐘邊沿從給IOB。相同的時(shí)鐘沿江數(shù)據(jù)送給IOB可以避免建立時(shí)間違規(guī)，并允許用戶使用最小的寄存器來(lái)執(zhí)行更高的DDR頻率來(lái)進(jìn)行寄存器的延遲，而不是使用CLB寄存器。下圖顯示了使用SAME_EDGE模式的輸出DDR的時(shí)序圖：

時(shí)鐘前向

輸出DDR可以發(fā)送時(shí)鐘的副本到輸出。這對(duì)于傳播時(shí)鐘和DDR數(shù)據(jù)之間相同的延時(shí)是非常有用的，并且對(duì)于多個(gè)時(shí)鐘生成，每個(gè)時(shí)鐘負(fù)載具有唯一的時(shí)鐘驅(qū)動(dòng)器。這是通過(guò)將ODDR原語(yǔ)中D1輸入設(shè)置為High，D2輸入設(shè)置為低來(lái)實(shí)現(xiàn)的。Xilinx建議使用此方案將FPGA邏輯時(shí)鐘轉(zhuǎn)發(fā)到輸出引腳。

輸出DDR原語(yǔ)(ODDR)

圖2-20顯示了ODDR原語(yǔ)結(jié)構(gòu)圖。Set和Reset不能同時(shí)置位。表2-21列出了ODDR端口信號(hào)。表2-11描述了各種可哦那個(gè)的屬性和ODDR原語(yǔ)的默認(rèn)值。

ODDR在verilog中的接口例化

　　ODDR #（

　　.DDR_CLK_EDGE（“OPPOSITE_EDGE”）， // “OPPOSITE_EDGE” or “SAME_EDGE”

　　.INIT（1‘b0）， // Initial value of Q： 1’b0 or 1‘b1

　　.SRTYPE（“SYNC”） // Set/Reset type： “SYNC” or “ASYNC”

　　） ODDR_inst （

　　.Q（Q）， // 1-bit DDR output

　　.C（C）， // 1-bit clock input

　　.CE（CE）， // 1-bit clock enable input

　　.D1（D1）， // 1-bit data input （positive edge）

　　.D2（D2）， // 1-bit data input （negative edge）

　　.R（R）， // 1-bit reset

　　.S（S） // 1-bit set

　　）;