本文介紹一下xilinx的開發(fā)軟件 vivado 的仿真模式， vivado的仿真暫分為五種仿真模式。

分別為：
1. run behavioral simulation-----行為級仿真，行為級別的仿真通常也說功能仿真。
2. post-synthesis function simulation-----綜合后的功能仿真。
3. post-synthesis timing simulation-----綜合后帶時序信息的仿真，綜合后帶時序信息的仿真比較接近于真實的時序。
4. post-implementation function simulation-----布線后的功能仿真。
5. post-implementation timing simulation-----（布局布線后的仿真） 執(zhí)行后的時序仿真，該仿真時最接近真實的時序波形。

下面小編來詳細(xì)介紹一下不同仿真模式的區(qū)別。
數(shù)字電路設(shè)計中一般包括3個大的階段：源代碼輸入、綜合和實現(xiàn)，而電路仿真的切入點(diǎn)也基本與這些階段相吻合，根據(jù)適用的設(shè)計階段的不同仿真可以分為RTL行為級仿真、綜合后門級功能仿真和時序仿真。這種仿真輪廓的模型不僅適合FPGA/CPLD設(shè)計，同樣適合IC設(shè)計。

一、RTL行為級仿真
在大部分設(shè)計中執(zhí)行的第一個仿真將是RTL行為級仿真。這個階段的仿真可以用來檢查代碼中的語法錯誤以及代碼行為的正確性，其中不包括延時信息。如果沒有實例化一些與器件相關(guān)的特殊底層元件的話，這個階段的仿真也可以做到與器件無關(guān)。因此在設(shè)計的初期階段不使用特殊底層元件即可以提高代碼的可讀性、可維護(hù)性，又可以提高仿真效率，且容易被重用。（絕大部分設(shè)計人員將這個階段的仿真叫功能仿真！）

二、綜合后門級功能仿真 （前仿真）
一般在設(shè)計流程中的第二個仿真是綜合后門級功能仿真。絕大多數(shù)的綜合工具除了可以輸出一個標(biāo)準(zhǔn)網(wǎng)表文件以外，還可以輸出Verilog或者VHDL網(wǎng)表，其中標(biāo)準(zhǔn)網(wǎng)表文件是用來在各個工具之間傳遞設(shè)計數(shù)據(jù)的，并不能用來做仿真使用，而輸出的Verilog或者VHDL網(wǎng)表可以用來仿真，之所以叫門級仿真是因為綜合工具給出的仿真網(wǎng)表已經(jīng)是與生產(chǎn)廠家的器件的底層元件模型對應(yīng)起來了，所以為了進(jìn)行綜合后仿真必須在仿真過程中加入廠家的器件庫，對仿真器進(jìn)行一些必要的配置，不然仿真器并不認(rèn)識其中的底層元件，無法進(jìn)行仿真。Xilinx公司的集成開發(fā)環(huán)境ISE中并不支持綜合后仿真，而是使用映射前門級仿真代替，對于Xilinx開發(fā)環(huán)境來說，這兩個仿真之間差異很小。

三、時序仿真 （后仿真）
在設(shè)計流程中的最后一個仿真是時序仿真。在設(shè)計布局布線完成以后可以提供一個時序仿真模型，這種模型中也包括了器件的一些信息，同時還會提供一個SDF時序標(biāo)注文件（Standard Delay format Timing Anotation）。SDF時序標(biāo)注最初使用在Verilog語言的設(shè)計中，現(xiàn)在VHDL語言的設(shè)計中也引用了這個概念。對于一般的設(shè)計者來說并不需知道SDF。

總結(jié)
行為級仿真時必須的，能夠確保你所設(shè)計功能是正確的，綜合后時序仿真是有必要的，能夠排除大部分的時序問題，至于后仿真，只能是解決疑難雜癥時再采取的大招，非常費(fèi)時間，一般不建議做后仿真。