FPGA畢竟不是ASIC，對時序收斂的要求更加嚴格，本文主要介紹本人在工程中學習到的各種時序約束技巧。

首先強烈推薦閱讀官方文檔UG903和UG949，這是最重要的參考資料，沒有之一。它提倡要在設計的早期階段就要排除問題，越到后期時序的改善就越困難。其中HLS層次對性能的影響是最大的。

本文將從代碼風格，時序修正，工程設置等幾個方面介紹本人的實踐經驗，希望讓各位初學者快速提高，也希望FPGAer能給出寶貴建議。

1. 代碼風格

? ? ? ? 推薦使用Xilinx language templates的代碼塊，這里的代碼能夠綜合出正確且結構簡潔的電路，包括移位寄存器，乘法，復數乘法，FIR濾波器等，凡是涉及到的模塊盡量使用官方寫法。

合理的設計代碼框架。IO相關的代碼、時鐘管理單元盡量放在頂層，后者有助于以共享資源從而提高性能降低功耗。模塊的輸出最好是使用寄存器輸出，有助于降低路徑延時幫助時序收斂。

復位也是非常重要的問題。和ASIC不同，Xilinx FPGA的寄存器是高電平復位，支持異步復位和同步復位，但是DSP和BRAM內部的寄存器不支持異步復位。因此，官方更推薦設計采用高電平同步復位，可以降低資源的使用和功耗，有助于時序收斂。由于FPGA的初始狀態是確定的（可以在定義說明中指定），為了更快地時序收斂，官方文檔認為，能不用復位是最好的，尤其數據路徑和移位寄存器的設計中。不過使用同步復位仍需要注意控制集不能太多的問題。關于這方面的內容，UG949第三章Control Signals and Control Sets給了詳細的說明。

數學運算使用DSP單元速度會更快一些，根據DSP的結構重組數學運算，充分利用FPGA的DSP、BRAM資源。并且能做到對代碼映射的硬件資源心里有數。

如果并不需要優先級，盡量將If語句轉化為case語句。

盡量不要使用Don't Touch這類語句。如今Vivado綜合工具已經很完善了，除非代碼有問題或者手動復制寄存器，否則一般不會發生電路被綜合掉的現象。使用這些語句會覆蓋Vivado綜合設置，導致電路沒有得到充分的優化，給時序收斂造成困難。

2. 時序修正
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? ? ? ?嚴格遵守Vivado開發流程，在第一次跑綜合時最好是在沒有任何物理約束的情況下，Vivado在越少物理約束的情況下綜合出來的效果越好。查看每個階段的時序報告，將每一階段的時序違例控制在300ps以內，盡早消除問題。以前本人RTL Analysis階段過了之后選擇運行Implementation跳過Synthesis報告，這是不可取的行為。有時候會發現Synthesis有時序問題而在Implementation階段反而沒問題，這是因為Vivado在Implementation階段對時序不滿足的地方傾斜了更多的資源保證時序收斂。但是忽略Synthesis的時序問題會在后期頂層模塊集成占用大資源時爆發出來。

下面介紹主要面對的兩個時序問題的處理技巧。

1）setup time 建立時間問題

? ? ? ?建立時間是工程設計中最常遇到的問題了。一般說來，導致建立時間違例主要有兩個原因：邏輯級數太大或者扇出太大。

打開Report Timing Summary界面查看路徑延遲信息，如下圖所示。

Levels指的是邏輯級數logic level，一個logic level的延遲對應的是一個LUT和一個Net的延遲，對于不同的器件，不同頻率的設計能容納的logic level是不同的。假設7系列的-2速度等級250MHz的設計，電路設計的大部分levels最好不要超過8，否則會造成時序收斂困難。

Logic level太大的處理方法就是重定時（Retiming）了，典型的重定時方法就是流水線，將過于冗長的組合邏輯增加寄存器進行打拍。

High Fanout指的是扇出，同樣和器件、設計頻率等有關，如下圖所示：

降低扇出最好不要在綜合設置中指定，過低的扇出限制會造成設計堵塞反而不利于時序收斂，最好的方法是根據設計中時序最差路徑的扇出進行針對性的優化。如果是寄存器的輸出扇出很大，可以使用max_fanout屬性標記寄存器聲明，也可以手動復制寄存器，具體可參考：https://blog.csdn.net/shshine/article/details/52451997

如果不是關鍵時序路徑，而且高扇出網絡直接連接到觸發器，對扇出超過25K的net插入BUFG：
set_property CLOCK_BUFFER_TYPE BUFG [get_nets netName]

當然，也可以在后期Implementation的物理優化設置中優化扇出。

2）hold time 保持時間問題

? ? ? ?在實踐中，我發現保持時間問題的問題往往是異步處理的問題。

對于一個信號的跨時鐘域問題，一般使用雙寄存器法（對于慢采快的結繩法這里不討論）。為了降低MTBF（Mean Time Between Failures，平均無障礙時間），這兩個寄存器最好位于同一個slice中。可以使用tcl語言指定，如：
set_property ASYNC_REG TRUE [get_cells [list sync0_reg sync1_reg]]

也可以直接在代碼中指定：
(* ASYNC_REG = "TRUE" *) (* keep = "true" *)reg sync0_reg, sysnc1_reg;

也可以參考代碼模板使用XPM模板進行處理。

多個信號一般是使用FIFO或者握手的方法，這里不再贅述原理。同步CDC處理比較復雜，本人打算之后另外寫一篇文章詳細講述。

3. 工程設置

? ? ? ? Vivado綜合實現本質是時序驅動的，和ISE不同，因此再也沒有ISE那種用隨機種子綜合實現滿足時序收斂的工具。不過Vivado在布局布線方面提供了幾種不同的策略（directive），通過不同策略的組合可以產生上千種不同的布局布線結果，還可以使用tcl鉤子腳本自定義布局布線過程，足以滿足需求。而且，Vivado可支持同時運行多個Implementation，這為這種設計時間換取性能的方法提供了工具上的便利。

Implementation里Post-place Phys Opt Design和Post-route Phys Opt Design是沒有使能的。工程后期使能這兩個配置也能在一定程度上改善時序收斂。

FPGA工程師的工作不只是將電路功能實現，由于器件和工具不是理想的，所以還需要研究器件特性和工具的局限，尤其是在如今算法結構越來越成熟的背景下，不斷被工具折磨，也許這也是FPGA工程師的悲哀吧。