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圖5
由此可見，這里延時等待的時間必須剛好是指令周期。即系統指令周期為20ns*12=240ns，那么我們外部計數周期也是20ns的情況下，一般取等待時鐘數為12的倍數即可。否則就會出現圖3和圖4的“毛刺”，其中原因特權同學不好妄下定論，恐怕和器件本身的內部處理機制有關。
- 試用手記：為國產FPGA正名(五，外擴SFR使用)
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由此可見，這里延時等待的時間必須剛好是指令周期。即系統指令周期為20ns*12=240ns，那么我們外部計數周期也是20ns的情況下，一般取等待時鐘數為12的倍數即可。否則就會出現圖3和圖4的“毛刺”，其中原因特權同學不好妄下定論，恐怕和器件本身的內部處理機制有關。
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