電子發燒友網核心提示：目前，硬件描述語言（HDL）可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、Cynlib C++、C Level等等。電子發燒友網小編今天就帶大家一起來了解下幾種具有代表性的HDL語言吧。

　　VHDL

　　VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設計環境，或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）。現在，VHDL和Verilog作為IEEE的工業標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數字系統設計任務。

　　VHDL主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分，及端口）和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。

　?? ?Verilog HDL

　　Verilog HDL就是在用用最廣泛的C語言的基礎上發展起來的一種件描述語言，它是由GDA（Gateway Design Automation）公司的PhilMoorby在1983年末首創的，最初只設計了一個仿真與驗證工具，之后又陸續開發了相關的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADENCE公司公開發表了Verilog HDL，并成立LVI組織以促進Verilog HDL成為IEEE標準，即IEEE Standard 1364-1995.

　　Verilog HDL的最大特點就是易學易用，如果有C語言的編程經驗，可以在一個較短的時間內很快的學習和掌握，因而可以把Verilog HDL內容安排在與ASIC設計等相關課程內部進行講授，由于HDL語言本身是專門面向硬件與系統設計的，這樣的安排可以使學習者同時獲得設計實際電路的經驗。與之相比，VHDL的學習要困難一些。但Verilog HDL較自由的語法，也容易造成初學者犯一些錯誤，這一點要注意。

　　AHDL

　　這是一種早期的硬件描述語言。在可編程邏輯器件的設計中，可方便準確的描述所設計的電路邏輯功能。他支持邏輯電路的多種表達形式，其中包括邏輯方程，真值表和狀態圖。ABEL語言和Verilog語言同屬一種描述級別，但ABEL語言的特性受支持的程度遠遠不如 Verilog。 Verilog是從集成電路設計中發展而來，語言較為成熟，支持的EDA工具很多。而ABEL語言從早期可編程邏輯器件（PLD）的設計中發展而來。ABEL-HDL被廣泛用于各種可編程邏輯器件的邏輯功能設計，由于其語言描述的獨立性，因而適用于各種不同規模的可編程器的設計。如DOS版的ABEL3.0軟件可對包括GAL期間進行全方位的邏輯描述和設計，而在諸如Lattice的ispEXPERT，DATAIO的Synario，Vantis的Design-Direct，Xilinx的FOUNDATION和WEBPACK等EDA軟件中，ABEL-HDL同樣可用于較大規模的FPGA/CPLD器件功能設計。ABEL-HDL還能對所設計的邏輯系統進行功能仿真。ABEL-HDL的設計也能通過標準格式設計轉換文件轉換成其他設計環境，如VHDL.Verilog-HDL等。從長遠來看，VHDL和VerilogHDL的運用會比ABEL-HDL多的多，ABEL-HDL只會在較小的范圍內繼續存在。

　　Superlog

　　開發一種新的硬件設計語言，總是有些冒險，而且未必能夠利用原來對硬件開發的經驗。能不能在原有硬件描述語言的基礎上，結合高級語言C、C++甚至Java等語言的特點，進行擴展，達到一種新的系統級設計語言標準呢？

　　Superlog就是在這樣的背景下研制開發的系統級硬件描述語言。Verilog語言的首創者Phil Moorby和Peter Flake等硬件描述語言專家，在一家叫Co-Design Automation的EDA公司進行合作，開始對Verilog進行擴展研究。1999年，Co-Design公司發布了SUPERLOGTM系統設計語言，同時發布了兩個開發工具：SYSTEMSIMTM和SYSTEMEXTM。一個用于系統級開發，一個用于高級驗證。2001年，Co-Design公司向電子產業標準化組織Accellera發布了SUPERLOG擴展綜合子集ESS，這樣它就可以在今天Verilog語言的RTL級綜合子集的基礎上，提供更多級別的硬件綜合抽象級，為各種系統級的EDA軟件工具所利用。

　　至今為止，已超過15家芯片設計公司用Superlog來進行芯片設計和硬件開發。Superlog是一種具有良好前景的系統級硬件描述語言。但是不久前，由于整個IT產業的滑坡，EDA公司進行大的整合，Co-Design公司被Synopsys公司兼并，形勢又變得撲朔迷離。

　　SystemC

　　隨著半導體技術的迅猛發展，SoC已經成為當今集成電路設計的發展方向。在系統芯片的各個設計中，像系統定義、軟硬件劃分、設計實現等，集成電路設計界一直在考慮如何滿足SoC的設計要求，一直在尋找一種能同時實現較高層次的軟件和硬件描述的系統級設計語言。SystemC正是在這種情況下，由Synopsys公司和CoWare公司積極響應目前各方對系統級設計語言的需求而合作開發的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半導體公司和嵌入式軟件公司宣布成立“開放式SystemC聯盟”。著名公司Cadence也于2001年加入了SystemC聯盟。SystemC從1999年9月聯盟建立初期的0.9版本開始更新，從1.0版到1.1版，一直到2001年10月推出了最新的2.0版。

　　電子發燒友網編輯論道：雖然以上硬件描述語言各有所長，但業界對到底使用哪一種語言進行設計，卻莫衷一是，難有定論。而比較一致的意見是，HDL和C/C++語言在設計流程中實現級和系統級都具有各自的用武之地。問題出現在系統級和實現級相連接的地方：什么時候將使用中的一種語言停下來，而開始使用另外一種語言？或者干脆就直接使用一種語言？現在看來得出結論仍為時過早。


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