現今的FPGA設計大多采用時序邏輯，需要時鐘網絡才能工作，通常情況下，時鐘通過外部晶體振蕩器產生。雖然大多數情況下使用外部晶振是最好的選擇。然而，石英晶振對溫度漂移敏感、且易碎，對于一些惡劣場合，如導引頭制導電路、溫度驟變和高速振蕩使得應盡量避免使用晶體振蕩器。本文主要研究如何通過FPGA內部延遲單元構建閉合組合邏輯鏈產生自激振蕩，從而產生時鐘信號，并通過內部PLL鎖相環獲得倍分頻時鐘的方法。該方法可用于應避免使用時鐘的場合下代替外部晶體振蕩器使用。

　　實現方法

　　構建一個帶有長延遲的閉合反相器可以獲得一個自激振蕩的輸出信號。如圖1所示。

　　產生自激振蕩需要滿足兩個條件，一個是要有足夠長的延遲鏈，另一個是要有反相器邏輯。足夠長的延遲鏈可以通過FPGA的內建延遲邏輯或者非門鏈條組成，對于Altera公司的FPGA而言，內部延遲單元為LCELL，將若干LCELL串聯即可組成延遲鏈。其Verilog HDL描述為；

　　wire ［WIDTH:0］ gcBufChain /*synthesis syn_keep=1*/;

　　assign gcBufChain［0］ = ~gcBufChain［WIDTH］;

　　assign dout = gcBufChain［0］;

　　genvar j;

　　generate

　　for （j = 0; j < WIDTH; j = j + 1）

　　begin： dc_loop

　　LCELL AlteraBuf （.in（gcBufChain［j］）， .out（gcBufChain［j+1］））;

　　end

　　endgenerate

　　注意，為了防止編譯器對延遲鏈的優化，必須在定義處注明synthesis syn_keep=1， 否則編譯器會按照邏輯將其優化為直連線，無法起到延遲的效果。鏈的長度WIDTH需要指明，WIDTH設置過大，會導致延遲鏈過長，輸出信號可能不穩定（Skew大），過小則會導致無法起振，根據經驗，可以先取一較大值，保證起振。之后減小，獲得相應的時鐘頻率。