1.ASI 接口的應用意義

　　隨著數字電視技術的迅速發展，在電視節目的制作設計方面己經有很大一部分實現了數 字處理。在節目的傳輸方面，我們從衛星上己可以接收到多套數字壓縮編碼的節目。這種傳 輸方式，不但保證了節目的高清晰質量，也大大降低了電視節目傳輸、發送、接收的成本。而大量的收發設備，采用的是ASI 的接口標準，設計實現基于PC 機和ASI 接口標準的電視 節目傳輸流的收發設備，在節目的制作、保存和重播等方面有大量的應用。

　　隨著廣播電視數字化的開展，有線電視的數字化進程越來越快。數字化技術提高了廣播 電視節目的技術質量、節目質量，提供了廣播電視和綜合數據業務的多媒體服務手段，拓寬 了廣播電視業務。數字化以后的電視信號傳輸，采用MPEG-2 視頻編碼標準，可以以4～ 5Mbit/s 的帶寬傳送高清晰度的電視節目，噪聲沒有積累，大大提高了傳輸質量，有很廣闊 的應用前景。在目前的數字通信系統中，有兩種MPEG-2 接口標準：ASI 異步串行接口和SPI 同步并行接口。其中SPI 接口一共有11 位有用信號，每位信號差分成兩路用來提高傳輸抗 干擾性，在物理鏈接上用DB25 傳輸。由于其處理簡單且擴展性強，MPEG-2 編解碼器及視頻測試設備的輸入、輸出一般都采用SPI 接口。但是由于其連線多且復雜，所以SPI 接口只能 用于短距離傳輸。ASI(異步串行接口)只需要一根電纜就可實現270Mbit/s 的透明傳輸,所以 應用十分普遍。ASI 接口具有高速、可靠、固定波特率和傳輸距離遠等優點，而且連接簡單 成本低，可以廣泛應用于各種高速點到點的傳輸，尤其是視頻傳輸設備。

　　2.ASI 協議結構

　　ASI 可以有不同的數據接收速率，但是傳輸速率是恒定的，為270Mbit/s。因此ASI 可以發送和接收不同速率的MPEG-2 數據。ASI 采用分層結構，分為三層：物理層、數據編碼層和傳送規則層。

　　第零層是物理層。物理層定義了傳輸介質、驅動器和接收器以及傳輸速率。物理接口提 供了LED 驅動的多模光纖和同軸電纜。基本速率被定義為270Mbps。在同軸電纜的應用中， 以隨機及與數據有關的抖動和占空系數失真的傳統方式，規定了允許抖動的最大值。

　　第一層是數據編碼層。采用 DC 平衡的8B/10B 傳輸碼。這種碼把每一個 8bit 數據字節 變換成具有下列特性的l0bit 碼字:游程長度等于或小于4bit; DC 編制最小。這種碼通過無效 傳輸碼點和“運行”的不等性來提供差錯校驗。作為超出對數據字節進行編碼需要的額外 碼點，規定了專用字符。特別是逗號這個字符(在8B/10B 傳輸碼規則中定義為K28.5 專用字 符)，用來在DVB-ASI傳輸鏈路中建立字節對齊。在發送端對字節進行8B/10B 編碼，對出 現的每一個8bit 字節產生一個10bit 的碼字，使這些10bit 碼字通過以固定輸出比特率270 Mbps 工作的并/串轉換。如果并/串轉換器請求輸入一個新碼字，但是數據源還沒有準備好 新碼字，就應該插入同步字 (或者稱為逗號字符K28.5)。在傳輸數據的空余字段插入同步 字符，可以使傳輸碼子具有較強的抗擾，錯誤檢測和在同步能力。

　　第二層是傳送規則層。ASI 傳輸的第2 層標準使用MPEG-2 傳輸流包(TS)作為基本的信 息單元。傳輸包可以通過 3 種方式傳輸:一種是以塊狀的連續字節傳輸，也就是說，在一個 單獨數據包的傳輸流中不用插入同步字節;第二種方式是以單獨的字節方式傳輸，在這種方 式中要插入同步字節;第三種方式是連續字節和同步字節相結合。此外，ASI 的第二層協議 規定，在每個傳輸包之前至少要有兩個同步字 (K28.5 )。盡管數據包同步過程不是 ASI 傳 輸協議定義的內容，MPEG-2 傳輸包同步字節 (47H)被包括到第 2 層的包定義中，這樣接收 設備就可以實現包同步。ASI 接口的第2 層定義使用MPEG-2 傳輸流的語法，只是增加了在 每個傳輸包前需要有至少兩個K28.5 同步字符這個額外要求。只要最初是同步的，8B/10B 接收裝置一般能夠維持同步，不需要增加同步字符。但是當線路干擾等外界因素使同步丟失 時，增加的同步字節可以使一個傳輸包重新同步。傳輸包結構應該遵循EN/ISO/IEC 13818-1 和ETS 300 429 對傳輸流包的規定。包長度可以是 188 個字節或者204 個字節。傳輸包可 以通過兩種方式出現在第 2 層。第一種每個TS 包中的188 字節是連續的，分為分組頭部、 調整字段和有效負載三個部分。其中調整字段是可選的，并不是所有的傳送流分組中都出現 調整字段。同步字符插在兩個包中間，稱為突發模式。用突發模式實現TS 流的傳輸，具有 動態分配的靈活性、可分級性、可擴展性、較強的抗千擾性等有點;第二種是同步字隨機均 勻的插在TS 數據之間，稱為非突發模式。

　　3.設計實現

　　3.1 ASI 發送卡硬件設計

　　大部分ASI 編碼的實現，都是采用Cypress 公司的CY7B923 實現并行數據到串行數據的 轉換。CY7B923 主要實現碼字的8/10bit 轉換、插入同步字K28.5 和并/串變換。ASI 的傳輸 速率恒定為270MHz，而輸入MPEG-2 TS 碼率是不同的，所以要用FIFO 實現速率匹配，需 要對輸入的SPI 數據、FIFO 和CY7B923 之間的通信進行邏輯控制。綜合性能、價格和程序 復雜度的考慮，本方案采用FPGA，用Verilog 編程來實現它們之間的邏輯控制;采用Altera 公司的ASI IP 核，代替Cypress 公司的CY7B923 來實現ASI 數據的編碼。ASI IP 核具有使 用方便、成本低等優點。

　　在ASI 的編碼過程中，只需將MPEG-2 編碼的TS 碼流的8 位數據和一位TS 碼率傳輸時 鐘輸入到FPGA 中，本方案是PCI 33M 的時鐘信號。因為在本方案中，TS 格式為188 個字節 的突發模式發送數據，根據數據有效信號DVALID，FPGA 檢測這個信號來判斷什么時間內是 有效數據，來接收TS 碼流數據，而不用關心TS 碼流的同步頭。FPGA 將接收到的數據以TS 碼率時鐘寫入FIFO。當FIFO 半滿時，FPGA 接收到FIFO 的半滿信號，然后FPGA 給ASI 核發出FIFO 可讀信號，ASI 核以27Mbps 讀取FIFO 中的數據;當FPGA 計數到ASI 核讀取了一定數量的FIFO 數據，FPGA 則向ASI IP 核發送FIFO 不可讀信號，防止FIFO 讀空。MPEG-2 傳 輸碼率的并行最大速度為132Mbps，而讀FIFO 速率為27Mbps，因此FIFO 會有溢出。因此在發送MPEG-2 傳輸流時，有驅動程序控制一次發送數據的多少。考慮到延時，本方案在FPGA 內部燒制了一個2K 大小的異步FIFO。ASI IP 核在FIFO 中數據不可讀時，向ASI 碼流中填 充K28.5 以維持270Mbps 的固定傳輸速率。最后串行數據經過驅動就可用同軸電纜傳送出去。 本方案中，同步字K28.5 的插入采用傳輸碼流的單個字節前后不能都是K28.5 同步字的方式。

　　ASI 發送卡的硬件實現框圖如下：

?

　　該系統是基于 ALTERA 公司的FPGA 芯片，Cyclone Ⅱ EP2C8Q208 設計的。經過編碼的并行數據流經過PCI 總線送入異步FIFO。異步FIFO 主要實現數據緩存和時鐘匹配的作用。 系統進行DMA 操作，把數據送入板卡。FIFO 將這些數據緩存，以避免數據丟失。又由于時 鐘有PCI 33M 的時鐘信號和27M 的ASI 輸入時鐘信號。這就要求把這兩個不同頻率的時鐘同 步。FIFO 在兩個不同的時鐘下工作，數據的輸入和輸出分別使用不同的時鐘。這就實現了 時鐘的隔離和無縫連接。FIFO 采用32 位輸入、8 位輸出,分別與PCI 的數據寬度和ASI IP 核的輸入數據寬度相一致。ASI IP 核實現8 位數據到10 位的編碼。其中ASI IP 核的參考 時鐘為27M，輸出時鐘是270M。采用外部鎖相環，27MHz 時鐘頻率有晶振產生，通過鎖相環 產生270M 的時鐘，用于ASI 接口的數據輸出。PE65508 實現耦合和阻抗匹配，最終經BNC 插頭發送出去。

　　3.2 ASI IP 核的生成

　　ASI 編碼的實現采用Quartus 6.1 直接生成，進行仿真驗證。

　　ASI 接口的生成。IP 核首先需要安裝，可以從Altera 網站上下載。安裝之后，打開 Quartus 6.1 新建工程之后，點擊tools 菜單里面的Megawizard plug-in Maneger，選擇 創建一個新的宏函數變量，按步驟一步步生成asi 文件。可以選擇器件和生成文件語言，分 別選擇Cyclone Ⅱ和verilog 語言。需要注意的是生成的文件名要與工程的頂層文件名相 一致。選擇Transmitter，這里作為發送接口。在ASI 中根據所選器件速度的快慢，可以選 擇是否生成鎖相環。這里采用外部鎖相環，用于產生270MHz 的輸出頻率。

　　生成的ASI 接口verilog 部分代碼如下：

?

　　該接口實現8 位數據到10 位數據的編碼。在8 位的MPEG-2 數據從輸入端輸入，流入內 部FIFO 中。tx_data 8 位并行數據輸入接口，實現數據編碼，即把每個8 位的數據變為10 位的數據;然后串行器把10 位并行數據轉換為串行數據。asi_tx 經編碼后的串行數據輸入接口。若MPEG-2 的TS 流的傳輸率小于270Mbps 時，則需要插入同步字符以保障輸出端穩定 的270Mbps。tx_refclk 為輸入的27M 參考時鐘，tx_clk270 為270M 的數據輸出時鐘。它們是通過外部鎖相環得到的。rst 是復位信號，高電平是有效電平，使整個設計停止工作。tx_en 數據輸入使能信號，控制FIFO 中待編碼的數據進入ASI IP 核實現數據編碼和并串轉換。