FPGA實現

　　預計用于讀取幀緩沖器的存儲器延遲將成為性能制約因素。我們沒有采用高級預獲取技術等復雜且資源密集的技術來降低存儲延遲，而是簡單地采用直接映射的像素元素高速緩存，不僅簡單而且還能快速命中。另外，在設計紋理映射單元其余部分的時候，還需要注意讓存儲器讀取延遲成為唯一的制約因素。

　　采用這種高速緩存可實現高達90％的命中率，以每個周期命中一次，每9個周期失的一次計算，存儲器的平均存取時間為1．8個周期。采用80MHz的系統時鐘，則此類高速緩存的每秒吞吐能力為44M像素，足以滿足我們的應用所需。

　　為確保存儲器存取時間是唯一的制約因素，我們在設計系統其余部分時，使之能夠支持每個時鐘周期大約一個輸出像素的處理能力。與之相對應，算法的實現以占用空間為主（硬件組件很少或者根本沒有基于時間的資源共享），但不要求復制資源密集的大型硬件單元。以空間為主的實現所用面積比時間共享的大，但更簡單明了，需要的多路復用器數量越少，也能夠更好地避免走線擁塞，從而更加簡便地實現FPGA的時序收斂。為此，我們為紋理映射算法選擇了深度流水線實現。

　　流水線的頭幾級用于從存儲器中獲取低帶寬的頂點信息，然后使用某種Bresenham算法的變體計算內插紋理坐標與目標坐標。我們通過采用行為Verilog HDL來實現這些級，隨后使用免費的XST綜合器（1SE WebPACK設計套件的組成部分）進行處理以生成經優化的網表。地址生成器能夠充分利用Spartan—6 FPGA的DSP48A1 Slice提供的硬件乘法器，高效率地計算與內插坐標對應的紋理幀緩沖器中的存儲器地址。XST綜合器能夠根據HDL源代碼中乘法運算符自動推導硬件乘法器，從而使其使用方法既簡單又方便。

　　若要從存儲器中獲取紋理元素數據，則會變得更加復雜。在每個時鐘周期，我們都需要從高速緩存中獲取4個不同的像素。準備4個不同的高速緩存沒有必要，因為雙線性濾波器的不同通道通常使用來自同一高速緩存線路的數據。因此我們需要一個4端口SRAM，但這看似在FPGA中比較困難。

　　幸運的是，Spartan-6 FPGA中真正的雙端口SRAM可提供理想的解決方案。我們通過使用兩個原始的雙端口SRAM復制數據，以適當的代價實現了4端口SRAM。在正常運行狀態下（命中），每個端口為一個通道服務。在失的后重新填充高速緩存的時候，讀取被禁用，而且可將兩個端口（每個原始雙端MSRAM各一個）用于將數據送給存儲器。

　　圖6是紋理元素高速緩存的簡化方框圖。在每個時鐘周期中，紋理元素高速緩存均以流水線的方式處理來自每個通道的存儲器地址。如果這些存儲器地址命中高速緩存，并且“命中”信號始終保持高電平，那么流水線就會一直運行。

　　如果發生失的，“命中”信號會轉為低電平（流水線停頓），隨即由優先級編碼器和多路復用器（mux）選擇失的的地址之一（可以是1個，也可以是多個）。存儲器總線主系統發出一個存儲器交易事務以從系統存儲器中檢索數據，然后替換高速緩存線路的內容，并對標簽進行重寫。該地址現在變成命中高速緩存狀態。如果沒有其他地址未命中高速緩存，紋理元素高速緩存就已經成功地處理該4通道交易事務，而且“命中”信號會再次轉為高電平，以進行到下一個周期的處理。否則，該流程將重復進行，直到所有的地址都命中高速緩存為止。

　　可以看到，在現代FPGA中，只要將用于存儲的Block RAM的數量翻倍，同時輔以合理數量的控制邏輯，就能夠實現理想的4端口高速緩存系統。

　　緊隨紋理元素高速緩存之后，雙線性濾波器將4個獲取到的紋理元素的結果混合在一起。在此，我們的設計再次充分發揮了Spartan 6中DSP48A1Slice的性能，能夠迅速計算出加權和。最后，可使用寫入緩沖器將結果存儲到基于SDRAM的系統存儲器中。

　　一旦與我們的軟核片上系統相集成后，我們的紋理映射單元就會僅使用低成本Spartan 6 FPGA的一小部分資源，卻能提供每秒7000萬像素的峰值填充速率以及每秒3700萬像素的平均填充速率。與純軟件相比，即便是與使用運行在高性能（及高能耗）ASIC CPU的軟件相比，性能也是一大飛躍，能夠充分滿足我們應用的要求。

　　高度靈活的單芯片

　　采用高性能可重配置 FPGA，可在高度靈活的單芯片中將過去只有ASIC才能處理的繁重圖形處理功能與非常特定的I／O接口結合在一起。

　　Milkymist系統能夠充分利用Spartan 6 FPGA的眾多特性：I／O延遲組、DDR寄存器、大型真雙端口Block RAM、DSP Slice、靈活的DCM CLKGEN組件，能夠從NOR閃存進行配置以及多重引導功能。我們的完整設計僅使用了FPGA資源的大約一半，為將來的改良和特性預留了充裕的空間。這對成本像XC6SLX45這樣低的芯片來說是非常了不起的。

　　對于未來的功能改進而言，整個FPGA設計是屬于開源的，而且其許可和開發模式與Linux內核一樣。設計人員能夠使用免費的ISE WebPACK設計軟件（同時提供Linux版和Windows版）重新構建完整的比特流。

　　最后需要指出的是，該器件的總功耗不足5W，從而不僅充分凸現了以單芯片FPGA為核心的解決方案的又一優勢所在，同時還進一步推翻了所有FPGA系統都是高功耗系統的錯誤認識。