Source Policy Maker參考設計

　　DisplayPort Source Policy Maker控制系統參考設計采用MicroBlaze嵌入式系統來實施與商用套裝 DisplayPort 芯片類似的功能，且具備可進行源代碼定制的額外優勢。通過使用 Source Policy Maker Controller System Reference Design 的應用手冊，用戶不必對 Policy Maker 進行詳細了解即可順利啟動設計工作，僅需簡單地將范例設計連接起來。

　　除了上述源代碼設計之外，DisplayPort 的傳輸 （Tx） 或源端內核也配套提供了用于實現有限狀態機 （FSM）控制器的額外范例設計。

　　DisplayPort Tx FSM 控制器范例設計（其頂級文件名為 dport_tx_fsm_cntrl）配套提供 DisplayPort LogiCORE 源端設計范例。該款簡單的概念驗證設計內含基于 RTL 的有限狀態機，以實施可演示正確啟動流程的簡單Policy Maker.與其他范例設計相比，dport_tx_fsm_cntrl 設計范例的優勢在于可以顯著縮短仿真時間。

　　Source Policy Maker 控制系統參考設計采用擬將于 5 月下旬推出的MicroBlaze 嵌入式系統 XAPP，其頂級ISE 項目名稱為“dport_source_ref_design.xise”（您可以通過訪問 http://www.xilinx.com/products/ipcenter/EF-DI-DISPLAYPORT.htm 快速查找到）。該設計使用戶能夠根據自己的需要對 Source Policy Maker Controller的源代碼進行修改。此外，其還能夠與 DisplayPort LogicCORE v1.2 （IDS12.1） 版和 Spartan-6 TED 消費類視頻套件協同運行。

　　上述兩種范例設計都包含了可實現內核設置及鏈路和流維護的基本流程。請注意，TED Spartan-6 消費類視頻套件沒有提供 DisplayPort 線纜。

　　功能概述

　　源端、宿端/ 視頻規范都會采用 Policy Maker，但在 DisplayPortLogiCORE 中，賽靈思對它們進行了差別實施。與源（發送）端的 Policy Maker 功能相比， 宿（ 接收） 端的Policy Maker 功能要簡單得多。賽靈思LogiCORE 在 LogiCORE 內實施了大部分宿端 Policy Maker 功能。基于 RTL的宿端控制器可提供剩余部分的功能。由于源端 Policy Maker 的功能復雜得多，因而可采用源代碼參考設計的方式提供。

　　讓我們來深入了解源端Policy Maker，其使設計人員能夠最大限度地提高功能靈活性與實施靈活性。頂級范例設計包含內核的兩個高級組件示例：XAPP 使用 MicroBlaze 嵌入式系統實施 DisplayPort Source Policy Maker 控制系統參考設計；以及 DisplayPort 內核源端（發送）設計。賽靈思將內核的實施分成原子鏈路功能，分別稱為主鏈路 （Main Link）、二級通道 （Secondary Channel） 以及 AUX 通道協議。主鏈路可實現主視頻流的交付。二級通道可在消隱期內將音頻信息的交付集成到主鏈路中。賽靈思將在未來發布的內核中提供二級通道。同時，AUX 通道可為宿端通信通道建立專用源端（參見圖 2）。

　　賽靈思為用戶數據接口新增了線路緩存器，使用戶能夠在 FPGA（參見圖 2、3 和 4）中便捷實施范例設計。圖 3 中宿端的 Policy Maker 與 Device Controller 都是 CORE GeneratorTM 所提供宿端設計范例的組成部分。

　　MicroBlaze 處理器發揮核心作用

　　賽靈思推出的 Source Policy Maker Controller 可與內核配合使用，這樣其功能在很大程度上和 ASSP DisplayPort源端設備一樣。我們建議您使用MicroBlaze 嵌入式或外部處理器來正確初始化和維持該鏈路。XAPP 包含的Policy Maker Reference Design 預配置版本在 FPGA 內的 MicroBlaze 處理器中實施，可幫助用戶立刻將設計方案轉換成硬件。正式供貨時的參考設計將包含設計人員可以修改的源代碼。

　　Source Policy Maker Controller設計的“邏輯”部分位于 MicroBlaze處理器之上，并使用 I2C 命令來控制內核配合使用，控制器即可在 FPGA 外部實施（即在外部處理器中實施）。

　　設計人員可使用支持賽靈思Platform Studio （EDK） 的賽靈思嵌入式硬件設計套件或具有 SDK 的賽靈思嵌入式軟件設計套件，對 XAPP 設計進行修改。通常情況下，FPGA 設計人員使用 EDK，而軟件開發人員則使用SDK.

　　EDK 流會生成一個中間網絡文件 （NGC），您可以在實施設計之前，將其整合在項級 ISE 項目中。NGC文件包含構成 BRAM 初始化一部分的MicroBlaze 代碼。

　　如果用戶修改過軟件，EDK 流通常會占用較長的時間。不過，用戶一旦生成了網絡列表，就不再需要 EDK或者 SDK 了。SDK 流可修改 FPGA比特流，因此僅需更新 BRAM 中的MicroBlaze 代碼內容。該 SDK 流能夠為軟件修改提供更快的轉換時間，但在這種情況下，用戶必須每生成一個比特流就使用一次 SDK.有關本專題的 XAPP 白皮書涵蓋了如何使用賽靈思FPGA 嵌入式軟件開發套件運行該設計的詳盡說明。

　　該“入門指南”涵蓋豐富信息，其中包括訂購與許可、仿真、全系統硬件評估，以及技術支持等。此外，其還包含用戶可用于生成范例設計的腳本文件，以及如何使用范例測試臺與范例模式生成器進行仿真的說明。

　　用戶可將該設計與從 TED Spartan-6FPGA 消費類視頻套件中下載的完整版或評估版賽靈思DisplayPort LogiCORE以及 DisplayPort FPGA Mezzanine Card卡配合使用。

　　源端的 Policy Maker 內含一個狀態機，可通過 AMBA？APB 端口或采用AMBA 至 PLB 橋的 32 位 PLBv46 總線連接至處理器接口。賽靈思在 BlockRAM 中存儲了用戶可修改的指令集。賽靈思用來調訓 （train） 該鏈路的 C++代碼不但是采用 GNU C++ 編譯器編譯的，并且還在采用賽靈思 EDK PlatformStudio 處理器設計套件的 FPGA 內部實施的軟 MicroBlaze 處理器上進行了全面測試。參考設計包含完整的賽靈思 SDK項目。范例測試臺可將一個 135MHz的時鐘連接至 VID 時鐘，并將一個100MHz 的時鐘連接至 APB 時鐘。賽靈思對所有輸入是否連接正確進行檢查。此外，頂級模塊還提供復位功能。