Rife算法中的峰值提取對時序要求很嚴格，它需要在記錄下頻譜峰值的同時記錄下峰值對應的系數。System Generator在進行高層設計的同時還保留了底層的基本邏輯單元，可通過其構建對時序要求嚴格的邏輯。峰值提取模塊主要包括移位寄存器、鎖存器和比較器，比較器比較當前值和鎖存器中的值，當發現當前值大于鎖存器的值時，輸出鎖存使能信號，鎖存當前的幅度和系數值。鎖存的幅度和系數值必須對應，FFT模塊輸出的I、Q數據和系數是準確對應的，而當I、Q信號經過幅值計算模塊后會產生時延，需要延時單元補償時延。本設計中通過Simulink提供的多通道示波器測量了幅值測量模塊的時延值，然后通過延時模塊進行了補償。具體結構如圖3所示。

圖4中的Rife計算模塊是本設計的核心，用于實現式(2)中的計算。圖3中的峰值檢測與鎖存電路在鎖存峰值的同時還會鎖存峰值前后點的值，圖4中的結構與式（2）對應，通過比較器比較峰值前后點的大小來選擇插值對象。對于式中r的正負，本設計中通過可控加減法器進行實現。當r=-1時，進行減法運算；r=1時，進行加法運算。

4 實現結果

本設計硬件平臺選用Xilinx公司Virtex系列中的XC6VLXT550T，系統的采樣點為128點。在System Generator/Simulink環境中按照圖2的框圖進行設計，得到圖5所示的算法實現圖。圖5中，In與Out邊界內部的模塊為由System Generator提供，可用硬件實現，邊界之外的模塊由Simulink提供。利用Simulink中的信號源產生一個疊加高斯白噪聲的正弦信號，作為系統的測試激勵信號，采用Simulink中的示波器觀察各點信號，用Display模塊顯示頻率值。從圖5中可以看出測量的頻率值為64.84。

System Generator中設計的系統可用于更高層設計中，其支持生成HDL網表、NGC網表，甚至直接生成.bit文件用于FPGA的配置。其在生成網表的同時可以選擇生成testbench，用于第三方的軟件仿真。本設計中選擇生成NGC網表。生成結果資源消耗如表1所示，綜合后系統的最大運行頻率為121.087 MHz。

將System Generator中生成的模塊導入到ISE設計環境中。運用ISE集成的仿真軟件Isim進行仿真分析，仿真結果如圖6所示，圖中高亮部分為頻率測量值，可見其值與System Generator環境中的仿真結果相同，從而驗證了設計的正確性。

本文中利用System Generator工具的便利性，在FPGA中實現了高精度頻率估計Rife算法。省去了繁瑣的HDL編程，從而可將更多精力集中于算法本身，同時利用Simulink環境的資源快速對設計進行驗證，最后在ISE環境中完成設計并進行了驗證。