本文介紹了在多個DSP之間或者DSP與其他CPU之間存儲器共享技術的基本設計方法，重點介紹了如何在設計上提高存儲器的訪問速度和克服訪問競爭的方法。
　　在多任務信號處理系統中，為了提高信號的處理速度，往往使用幾個DSP協同工作，為此，必須要解決好幾個DSP對共享存儲器的高速訪問問題。具體來說，主要要解決好兩個問題：
　　（1）通過建立競爭仲裁機制解決存儲器訪問共享競爭問題；
　　（2）解決批量數據高速訪問問題。DSP對批量數據的訪問一般都是通過啟動DMA完成，而DMA一旦啟動，數據的傳輸就不受DSP控制，因此，要設計專門控制電路和緩沖區來確保高速數據傳輸的穩定性和可靠性。
　　本文重點介紹了兩個TMS320C5402之間共享SRAM和DDRSDRAM的設計方法。
　　1　SRAM的共享訪問
　　圖1是2片TMS320C5402共享SRAM的原理圖。為了保證對SRAM訪問的可靠性，2片DSP共用同一個系統時鐘和具有相同的訪問優先級。當2片DSP同時對共享存儲器發出訪問需求時，FPGA中的共享仲裁控制邏輯會在第1個存儲器訪問周期允許第1片DSP對SRAM進行訪問，同時向第2片DSP發出READY等待信號，然后在下一個存儲器訪問周期撤銷該等待信號，允許第2片DSP對SDRAM進行訪問。如果進行批量數據傳輸，則2片DSP對應的READY信號會交替啟動。FPGA中的2個雙向緩沖器是互相禁止的。另外，在DSP的軟件編程時要注意，在軟件等待周期寄存器被寫入后至少要等待2個時鐘周期DSP才會啟動對READY信號的檢測。
　　
　　2　DDRSDRAM的高速共享訪問
　　在上述方式中，如果2片DSP同時要對共享存儲器進行訪問，其訪問速度將會降低一倍。在實際的信號處理系統中，特別是在連續視頻信號的編碼、壓縮與速訪問，如果采用大容量雙口RAM，其硬件成本開銷太大。現在PC機中大量使用的雙速數據同步動態存儲器（Double Data Rate Synchronous，DRAM）具有存儲容量大、訪問速度快、價格低廉等特點，因此在大容量高速數字信號處理系統中，只要解決好對DDRSDRAM的讀寫訪問控制問題，就能解決好大容量高速存儲器的共享訪問問題。
　　2．1　DDRSDRAM的讀寫訪問特性
　　圖2為現代公司的HY5DV651622雙速同步動態存儲器的功能框圖。其存儲容量為8 Mb，數據寬度為16 B，分為4個頁面，采用行列地址復用方式。在時鐘的上升和下降沿均可以進行數據的讀寫操作。對DRAM的控制包括命令控制和數據讀寫控制，在命令控制中主要包括模式寄存器設置、存儲器自動刷新控制等，通過模式寄存器的設置可以使存儲器工作于猝發讀寫方式，讀寫長度可以達到256個地址。