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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>VHDL語言的程序結構與數據類型

      VHDL語言的程序結構與數據類型

      2009-03-18 | rar | 444 | 次下載 | 5積分

      資料介紹

      [學習要求] 掌握VHDL硬件描述語言的基本語法和源文件的結構，學會用VHDL硬件描述語言設計典型數字邏輯電路。
      [重點與難點]
      重點：VHDL語言的程序結構；VHDL語言的數據類型及數據對象。
      難點：VHDL的數據對象中的變量和信號的區別。
      [理論內容]
      一、VHDL的程序結構
      圖1 VHDL的程序結構圖
      圖1中是VHDL的全部結構，但實際上并不需要全部的結構，就像在許多設計項目中，大部分工程師只用到VHDL其中的30%的語法。通常圖2的結構才是基本和必需的。
      由于VHDL已是IEEE規定的標準，所以只是CPLD、FPGA等芯片公司，它們都會提供這個標準的定義庫（Library IEEE），而且由于這里面寫了許多的定義和參數，初學者一時之間也不容易全部了解，所以全部寫上以減輕負擔，后面的章節的程序默認也這么寫。
      程序如： USE IEEE.STD_LOGIC_1164.ALL; 代表本程序引用IEEE標準定義庫的STD_LOGIC_1164全部定義。
      VHDL語言編寫是屬于自由格式，所以在一個完整命令敘述寫完時，必須為它加上“；”，作為前后命令的分界，如上述的Use定義命令。程序的注釋采用“--”
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