隨著芯片設計的日趨復雜,開發設計百萬門規模以上的芯片項目已經非常普
遍，同時隨著芯片設計復雜度的提高，許多FPGA 開發項目不再是只有一兩位
工程師參與開發，而是由多位工程師組成的設計團隊參與項目前端設計，甚至
還有很多跨地域的設計合作需要，同時IP 或者內部設計模塊的重用也已經成為
一個大規模芯片設計必不可少的手段。如何應對日益增長的設計復雜性和設計
可管理性，成為芯片開發過程中的新挑戰。本文結合在上海貝爾阿爾卡特有限
公司的設計實踐，介紹我們項目中利用先進EDA 工具應對上述挑戰的體會。

強大的設計管理功能
隨著半導體技術的飛速發展，在深亞微米甚至納米設計時代，芯片規模和
復雜度將繼續遵循每十八個月增加一倍的摩爾定律。通訊設備中的芯片設計開
發工作包括FPGA 的設計開發也變得越來越復雜。如何應對和管理這些設計復
雜性，成為ASIC/FPGA 開發工程師和項目經理需要迫切解決的挑戰。這些挑
戰主要表現在：
1、設計復雜性在不斷增加，而 time-to-market 的時間窗口卻并沒有隨之
增加，甚至由于市場及產品的競爭及更新換代要求更短的開發周期；
2、隨著設計規模的加大，需要處理更多的設計部件和設計文件，需要開
發和管理更多的RTL 代碼，需要面對更大規模的邏輯門數；
3、隨著設計規模和復雜性的增加，隨之也要求更大的設計團隊參與設
計，很多情況下甚至需要整合跨國界、跨時區的設計團隊和資源，如
何優化整合團隊設計資源，進行相應的設計數據管理共享和版本管
理，這顯然增加了設計管理的難度；

4、隨著設計復雜性的增加，設計驗證日益成為整個芯片開發過程中的
critical path。如何通過更高效的調試手段來加速設計驗證，成為設計
人員的迫切需求；
HDL Designer Series 工具提供了一個統一的開發環境，支持VHDL、
Verilog 或者混合語言的ASIC，FPGA 和SoC 芯片設計開發，正逐步支持
SystemVerilog。這一集成的設計開發平臺包括了針對百萬門級芯片設計開發項
目中所要求的設計實現、設計管理、設計調試、文檔生成管理等解決方案。在
VHDL 及混合硬件描述語言的仿真、FPGA 組件的合成、以及設計的捕捉與管
理等方面，HDL Designer Series 為提高設計效率和設計質量提供了非常靈活的
手段和功能。通過圖形化、文本或兩者的組合，結合IP 的引入，快速高效的創
建設計，HDL 可視化和統一的HDL 風格和文檔能力，版本管理為團隊設計提供
了基礎。全面的VHDL、Verilog 和mixed-HDL 支持適應百萬門的FPGA，ASIC
和SoC 設計。與仿真工具如ModelSim 和綜合工具如Precision 結合提供完整的
FPGA/ASIC 設計流程.在百萬邏輯規模等級的FPGA 設計領域里，提供了全面的
整合式設計解決方案。