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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的高速誤碼測(cè)試儀的設(shè)計(jì)

      基于FPGA的高速誤碼測(cè)試儀的設(shè)計(jì)

      2011-05-06 | pdf | 1.09 MB | 次下載 | 免費(fèi)

      資料介紹

      誤碼測(cè)試儀是檢測(cè)通信系統(tǒng)可靠性的重要設(shè)備。傳統(tǒng)的誤碼測(cè)試儀基于CPLD和CPU協(xié)同工作，不僅結(jié)構(gòu)復(fù)雜，價(jià)格昂貴，而且不方便攜帶。基于FPGA的高速誤碼測(cè)試儀，采用FPGA來(lái)完成控制和測(cè)試模塊的一體化設(shè)計(jì)，提高了系統(tǒng)功能擴(kuò)展性和系統(tǒng)的集成度，使得各個(gè)功能模塊在不改動(dòng)硬件電路的情況下可以相應(yīng)變化。在發(fā)送端發(fā)送m序列作為測(cè)試數(shù)據(jù)，其測(cè)試速率最高可達(dá)到155 Mb/s。由于將物理層上的各協(xié)議層的功能集中到FPGA內(nèi)部實(shí)現(xiàn)，減少了硬件和軟件的設(shè)計(jì)復(fù)雜度，并且縮短了系統(tǒng)的開(kāi)發(fā)的周期，具有可升級(jí)的特點(diǎn)。

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