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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>verilog第十章-設計練習進階

      verilog第十章-設計練習進階

      2014-10-22 | pdf | 432KB | 次下載 | 2積分

      資料介紹

      通過本章十個階段的練習，一定能逐步掌握 Verilog HDL 設計的要點。我們可以先理解樣板模塊中每一條語句的作用，然后對樣板模塊進行綜合前和綜合后仿真，再獨立完成每一階段規定的練習。當十個階段的練習做完后，便可以開始設計一些簡
      單的邏輯電路和系統。很快我們就能過渡到設計相當復雜的數字邏輯系統。當然，復雜的數字邏輯系統的設計和驗證，不但需要系統結構的知識和經驗的積累，還需要了解更多的語法現象和掌握高級的 Verilog HDL 系統任務，以及與 C 語言模塊接口的方法（即 PLI），這些已超出的本書的范圍。有興趣的同學可以閱讀 Verilog 語法參考資料和有關文獻，自己學習，我們將在下一本書中介紹 Verilog 較高級的用法。 
       
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