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基于FPGA的AVS幀內(nèi)預(yù)測的研究與設(shè)計_單天燕
AVS 標準是我國具備自主知識產(chǎn)權(quán)的數(shù)字音視頻編碼標準， 可以廣泛應(yīng)用到高清、IPTV、數(shù)字電視等相關(guān)音視頻領(lǐng)域。與當(dāng)前國際上最先進的視頻編碼標準 H.264 相比，AVS 專利費、計算復(fù)雜度、存儲器需求和存儲帶寬都有所降低 。AVS 標準主要是針對高清大尺寸數(shù)字視頻制定的， 而高清序列的解碼速度是衡量解碼器性能的關(guān)鍵因素。為了提高解碼速度，本文采用并行工作方式的 FPGA 硬件電路實現(xiàn)。并行工作方式的 FPGA 具有延時短、集成度高、可靠性高等優(yōu)點。另外 FPGA 設(shè)計方式靈活，可裁減、可擴充、可升級，給 AVS 視頻解碼器提供了一種有效的解決方案。幀內(nèi)預(yù)測是視頻編解碼的重要部分， 其主要作用是降低視頻圖像的空間冗余。為了提高硬件資源的可重用性，節(jié)約硬件資源，設(shè)計了通用運算單元和模式轉(zhuǎn)換子模塊;另外在控制單元采用有效的控制邏輯，設(shè)計了預(yù)處理模塊，提高了預(yù)測速度，最后在結(jié)合 AVS 參考模型 RM52j 和 verilog 語言的 DPI 接口建立的驗證平臺上，驗證了該模塊功能的正確性。
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