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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用FPGA進行幅值可調信號發生器的設計

      如何使用FPGA進行幅值可調信號發生器的設計

      2018-11-06 | rar | 0.49 MB | 次下載 | 免費

      資料介紹

      　　針對信號發生器對輸出頻率精度高和幅值可調的要求，采用直接數字頻率合成（DDS）技術，提出一種基于FPGA的幅值、頻率均可調的、高分辨率、高穩定度的信號發生器設計方案。采用AT89S52單片機為控制器，控制FPGA產生波形的數字信號，結合雙數模（D/A）轉換器及低通濾波器，最終實現輸出信號幅值O一5 V可調。分辨率為l0bits；頻率范圍l Hz~10 MHz可調，最小分辯率為1 Hz；頻率穩定度優于104。信號參數可通過鍵盤進行設置，并在LCD上輸出。由于FPGA的可編程性。易于對系統進行升級和優化。

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